no-OS
Loading...
Searching...
No Matches
Macros
max96792_regs.h File Reference
This graph shows which files directly or indirectly include this file:

Go to the source code of this file.

Macros

#define DEV_CTRL3_LINK_A_LOCK_ADDR   (0x13U)
 
#define DEV_CTRL3_LINK_A_LOCK_MASK   (0x08U)
 
#define DEV_CTRL9_LINK_B_LOCK_ADDR   (0x5009U)
 
#define DEV_CTRL9_LINK_B_LOCK_MASK   (0x08U)
 
#define REMAP_SRC_DST_REG_DISPLACEMENT   (0x40U)
 
#define MAP_DPHY_DEST_MIPI_TX_MIPI_MASK   (0x03U)
 
#define MAP_DPHY_DEST_MIPI_TX_NO_OF_VCS_FOR_REG   (0x04U)
 
#define MAP_EN_SRC_DST_NO_OF_VCS_FOR_REG   (0x08U)
 
#define TUN_EN_MIPI_TX_MIPI_REG_DISPLACEMENT   (0x40U)
 
#define MIPI_TX_REG_OFFSET   (0x40U)
 
#define MIPI_TX_0_MIPI_TX4_DESKEW_MASK   (0x81U)
 
#define MIPI_TX_ALT_MEM_MAP_MASK   (0X17U)
 
#define NO_OF_LANES_POLARITY   (3U)
 
#define VALUE_2   (2U)
 
#define DISABLE_INITIAL_DESKEW   (0x07U)
 
#define DISABLE_PERIODIC_DESKEW   (0x01U)
 
#define VALUE_100   (100U)
 
#define DEFAULT_MIPI_CLK   (1500U)
 
#define DEV_REG0_ADDR   0x00U
 
#define DEV_REG0_DEFAULT   0x90U
 
#define CFG_BLOCK_DEV_REG0_ADDR   0x00U
 
#define CFG_BLOCK_DEV_REG0_MASK   0x01U
 
#define CFG_BLOCK_DEV_REG0_POS   0U
 
#define DEV_ADDR_DEV_REG0_ADDR   0x00U
 
#define DEV_ADDR_DEV_REG0_MASK   0xFEU
 
#define DEV_ADDR_DEV_REG0_POS   1U
 
#define DEV_REG1_ADDR   0x01U
 
#define DEV_REG1_DEFAULT   0x02U
 
#define RX_RATE_DEV_REG1_ADDR   0x01U
 
#define RX_RATE_DEV_REG1_MASK   0x03U
 
#define RX_RATE_DEV_REG1_POS   0U
 
#define TX_RATE_DEV_REG1_ADDR   0x01U
 
#define TX_RATE_DEV_REG1_MASK   0x0CU
 
#define TX_RATE_DEV_REG1_POS   2U
 
#define DIS_REM_CC_DEV_REG1_ADDR   0x01U
 
#define DIS_REM_CC_DEV_REG1_MASK   0x10U
 
#define DIS_REM_CC_DEV_REG1_POS   4U
 
#define DIS_LOCAL_CC_DEV_REG1_ADDR   0x01U
 
#define DIS_LOCAL_CC_DEV_REG1_MASK   0x20U
 
#define DIS_LOCAL_CC_DEV_REG1_POS   5U
 
#define IIC_1_EN_DEV_REG1_ADDR   0x01U
 
#define IIC_1_EN_DEV_REG1_MASK   0x40U
 
#define IIC_1_EN_DEV_REG1_POS   6U
 
#define IIC_2_EN_DEV_REG1_ADDR   0x01U
 
#define IIC_2_EN_DEV_REG1_MASK   0x80U
 
#define IIC_2_EN_DEV_REG1_POS   7U
 
#define DEV_REG2_ADDR   0x02U
 
#define DEV_REG2_DEFAULT   0x63U
 
#define VID_EN_Y_DEV_REG2_ADDR   0x02U
 
#define VID_EN_Y_DEV_REG2_MASK   0x20U
 
#define VID_EN_Y_DEV_REG2_POS   5U
 
#define VID_EN_Z_DEV_REG2_ADDR   0x02U
 
#define VID_EN_Z_DEV_REG2_MASK   0x40U
 
#define VID_EN_Z_DEV_REG2_POS   6U
 
#define DEV_REG3_ADDR   0x03U
 
#define DEV_REG3_DEFAULT   0x53U
 
#define DIS_REM_CC_B_DEV_REG3_ADDR   0x03U
 
#define DIS_REM_CC_B_DEV_REG3_MASK   0x04U
 
#define DIS_REM_CC_B_DEV_REG3_POS   2U
 
#define UART_1_EN_DEV_REG3_ADDR   0x03U
 
#define UART_1_EN_DEV_REG3_MASK   0x10U
 
#define UART_1_EN_DEV_REG3_POS   4U
 
#define UART_2_EN_DEV_REG3_ADDR   0x03U
 
#define UART_2_EN_DEV_REG3_MASK   0x20U
 
#define UART_2_EN_DEV_REG3_POS   5U
 
#define UART_PT_SWAP_DEV_REG3_ADDR   0x03U
 
#define UART_PT_SWAP_DEV_REG3_MASK   0x40U
 
#define UART_PT_SWAP_DEV_REG3_POS   6U
 
#define LOCK_CFG_DEV_REG3_ADDR   0x03U
 
#define LOCK_CFG_DEV_REG3_MASK   0x80U
 
#define LOCK_CFG_DEV_REG3_POS   7U
 
#define DEV_REG4_ADDR   0x04U
 
#define DEV_REG4_DEFAULT   0xC2U
 
#define RX_RATE_B_DEV_REG4_ADDR   0x04U
 
#define RX_RATE_B_DEV_REG4_MASK   0x03U
 
#define RX_RATE_B_DEV_REG4_POS   0U
 
#define TX_RATE_B_DEV_REG4_ADDR   0x04U
 
#define TX_RATE_B_DEV_REG4_MASK   0x0CU
 
#define TX_RATE_B_DEV_REG4_POS   2U
 
#define GMSL3_A_DEV_REG4_ADDR   0x04U
 
#define GMSL3_A_DEV_REG4_MASK   0x40U
 
#define GMSL3_A_DEV_REG4_POS   6U
 
#define GMSL3_B_DEV_REG4_ADDR   0x04U
 
#define GMSL3_B_DEV_REG4_MASK   0x80U
 
#define GMSL3_B_DEV_REG4_POS   7U
 
#define DEV_REG5_ADDR   0x05U
 
#define DEV_REG5_DEFAULT   0xC0U
 
#define PU_LF0_DEV_REG5_ADDR   0x05U
 
#define PU_LF0_DEV_REG5_MASK   0x01U
 
#define PU_LF0_DEV_REG5_POS   0U
 
#define PU_LF1_DEV_REG5_ADDR   0x05U
 
#define PU_LF1_DEV_REG5_MASK   0x02U
 
#define PU_LF1_DEV_REG5_POS   1U
 
#define PU_LF2_DEV_REG5_ADDR   0x05U
 
#define PU_LF2_DEV_REG5_MASK   0x04U
 
#define PU_LF2_DEV_REG5_POS   2U
 
#define PU_LF3_DEV_REG5_ADDR   0x05U
 
#define PU_LF3_DEV_REG5_MASK   0x08U
 
#define PU_LF3_DEV_REG5_POS   3U
 
#define LOCK_ALT_EN_DEV_REG5_ADDR   0x05U
 
#define LOCK_ALT_EN_DEV_REG5_MASK   0x20U
 
#define LOCK_ALT_EN_DEV_REG5_POS   5U
 
#define ERRB_EN_DEV_REG5_ADDR   0x05U
 
#define ERRB_EN_DEV_REG5_MASK   0x40U
 
#define ERRB_EN_DEV_REG5_POS   6U
 
#define LOCK_EN_DEV_REG5_ADDR   0x05U
 
#define LOCK_EN_DEV_REG5_MASK   0x80U
 
#define LOCK_EN_DEV_REG5_POS   7U
 
#define DEV_REG6_ADDR   0x06U
 
#define DEV_REG6_DEFAULT   0xC0U
 
#define I2CSEL_DEV_REG6_ADDR   0x06U
 
#define I2CSEL_DEV_REG6_MASK   0x10U
 
#define I2CSEL_DEV_REG6_POS   4U
 
#define DEV_REG7_ADDR   0x07U
 
#define DEV_REG7_DEFAULT   0x27U
 
#define CMP_VTERM_STATUS_DEV_REG7_ADDR   0x07U
 
#define CMP_VTERM_STATUS_DEV_REG7_MASK   0x80U
 
#define CMP_VTERM_STATUS_DEV_REG7_POS   7U
 
#define DEV_REG13_ADDR   0x0DU
 
#define DEV_REG13_DEFAULT   0xB6U
 
#define DEV_ID_DEV_REG13_ADDR   0x0DU
 
#define DEV_ID_DEV_REG13_MASK   0xFFU
 
#define DEV_ID_DEV_REG13_POS   0U
 
#define DEV_REG14_ADDR   0x0EU
 
#define DEV_REG14_DEFAULT   0x03U
 
#define DEV_REV_DEV_REG14_ADDR   0x0EU
 
#define DEV_REV_DEV_REG14_MASK   0x0FU
 
#define DEV_REV_DEV_REG14_POS   0U
 
#define DEV_REG26_ADDR   0x26U
 
#define DEV_REG26_DEFAULT   0x22U
 
#define LF_0_DEV_REG26_ADDR   0x26U
 
#define LF_0_DEV_REG26_MASK   0x07U
 
#define LF_0_DEV_REG26_POS   0U
 
#define LF_1_DEV_REG26_ADDR   0x26U
 
#define LF_1_DEV_REG26_MASK   0x70U
 
#define LF_1_DEV_REG26_POS   4U
 
#define DEV_REG27_ADDR   0x27U
 
#define DEV_REG27_DEFAULT   0x22U
 
#define LF_2_DEV_REG27_ADDR   0x27U
 
#define LF_2_DEV_REG27_MASK   0x07U
 
#define LF_2_DEV_REG27_POS   0U
 
#define LF_3_DEV_REG27_ADDR   0x27U
 
#define LF_3_DEV_REG27_MASK   0x70U
 
#define LF_3_DEV_REG27_POS   4U
 
#define DEV_IO_CHK0_ADDR   0x38U
 
#define DEV_IO_CHK0_DEFAULT   0x00U
 
#define PIN_DRV_EN_0_DEV_IO_CHK0_ADDR   0x38U
 
#define PIN_DRV_EN_0_DEV_IO_CHK0_MASK   0xFFU
 
#define PIN_DRV_EN_0_DEV_IO_CHK0_POS   0U
 
#define TCTRL_PWR0_ADDR   0x08U
 
#define TCTRL_PWR0_DEFAULT   0x00U
 
#define CMP_STATUS_TCTRL_PWR0_ADDR   0x08U
 
#define CMP_STATUS_TCTRL_PWR0_MASK   0x1FU
 
#define CMP_STATUS_TCTRL_PWR0_POS   0U
 
#define VDDBAD_STATUS_TCTRL_PWR0_ADDR   0x08U
 
#define VDDBAD_STATUS_TCTRL_PWR0_MASK   0xE0U
 
#define VDDBAD_STATUS_TCTRL_PWR0_POS   5U
 
#define TCTRL_PWR1_ADDR   0x09U
 
#define TCTRL_PWR1_DEFAULT   0x00U
 
#define PORZ_STATUS_TCTRL_PWR1_ADDR   0x09U
 
#define PORZ_STATUS_TCTRL_PWR1_MASK   0x3FU
 
#define PORZ_STATUS_TCTRL_PWR1_POS   0U
 
#define TCTRL_PWR4_ADDR   0x0CU
 
#define TCTRL_PWR4_DEFAULT   0x15U
 
#define WAKE_EN_A_TCTRL_PWR4_ADDR   0x0CU
 
#define WAKE_EN_A_TCTRL_PWR4_MASK   0x10U
 
#define WAKE_EN_A_TCTRL_PWR4_POS   4U
 
#define WAKE_EN_B_TCTRL_PWR4_ADDR   0x0CU
 
#define WAKE_EN_B_TCTRL_PWR4_MASK   0x20U
 
#define WAKE_EN_B_TCTRL_PWR4_POS   5U
 
#define DIS_LOCAL_WAKE_TCTRL_PWR4_ADDR   0x0CU
 
#define DIS_LOCAL_WAKE_TCTRL_PWR4_MASK   0x40U
 
#define DIS_LOCAL_WAKE_TCTRL_PWR4_POS   6U
 
#define TCTRL_CTRL0_ADDR   0x10U
 
#define TCTRL_CTRL0_DEFAULT   0x11U
 
#define LINK_CFG_TCTRL_CTRL0_ADDR   0x10U
 
#define LINK_CFG_TCTRL_CTRL0_MASK   0x03U
 
#define LINK_CFG_TCTRL_CTRL0_POS   0U
 
#define REG_ENABLE_TCTRL_CTRL0_ADDR   0x10U
 
#define REG_ENABLE_TCTRL_CTRL0_MASK   0x04U
 
#define REG_ENABLE_TCTRL_CTRL0_POS   2U
 
#define SLEEP_TCTRL_CTRL0_ADDR   0x10U
 
#define SLEEP_TCTRL_CTRL0_MASK   0x08U
 
#define SLEEP_TCTRL_CTRL0_POS   3U
 
#define AUTO_LINK_TCTRL_CTRL0_ADDR   0x10U
 
#define AUTO_LINK_TCTRL_CTRL0_MASK   0x10U
 
#define AUTO_LINK_TCTRL_CTRL0_POS   4U
 
#define RESET_ONESHOT_TCTRL_CTRL0_ADDR   0x10U
 
#define RESET_ONESHOT_TCTRL_CTRL0_MASK   0x20U
 
#define RESET_ONESHOT_TCTRL_CTRL0_POS   5U
 
#define RESET_LINK_TCTRL_CTRL0_ADDR   0x10U
 
#define RESET_LINK_TCTRL_CTRL0_MASK   0x40U
 
#define RESET_LINK_TCTRL_CTRL0_POS   6U
 
#define RESET_ALL_TCTRL_CTRL0_ADDR   0x10U
 
#define RESET_ALL_TCTRL_CTRL0_MASK   0x80U
 
#define RESET_ALL_TCTRL_CTRL0_POS   7U
 
#define TCTRL_CTRL1_ADDR   0x11U
 
#define TCTRL_CTRL1_DEFAULT   0x0AU
 
#define CXTP_A_TCTRL_CTRL1_ADDR   0x11U
 
#define CXTP_A_TCTRL_CTRL1_MASK   0x01U
 
#define CXTP_A_TCTRL_CTRL1_POS   0U
 
#define CXTP_B_TCTRL_CTRL1_ADDR   0x11U
 
#define CXTP_B_TCTRL_CTRL1_MASK   0x04U
 
#define CXTP_B_TCTRL_CTRL1_POS   2U
 
#define TCTRL_CTRL2_ADDR   0x12U
 
#define TCTRL_CTRL2_DEFAULT   0x04U
 
#define LDO_TEST_TCTRL_CTRL2_ADDR   0x12U
 
#define LDO_TEST_TCTRL_CTRL2_MASK   0x10U
 
#define LDO_TEST_TCTRL_CTRL2_POS   4U
 
#define RESET_ONESHOT_B_TCTRL_CTRL2_ADDR   0x12U
 
#define RESET_ONESHOT_B_TCTRL_CTRL2_MASK   0x20U
 
#define RESET_ONESHOT_B_TCTRL_CTRL2_POS   5U
 
#define TCTRL_CTRL3_ADDR   0x13U
 
#define TCTRL_CTRL3_DEFAULT   0x10U
 
#define RESET_LINK_B_TCTRL_CTRL3_ADDR   0x13U
 
#define RESET_LINK_B_TCTRL_CTRL3_MASK   0x01U
 
#define RESET_LINK_B_TCTRL_CTRL3_POS   0U
 
#define CMU_LOCKED_TCTRL_CTRL3_ADDR   0x13U
 
#define CMU_LOCKED_TCTRL_CTRL3_MASK   0x02U
 
#define CMU_LOCKED_TCTRL_CTRL3_POS   1U
 
#define ERROR_TCTRL_CTRL3_ADDR   0x13U
 
#define ERROR_TCTRL_CTRL3_MASK   0x04U
 
#define ERROR_TCTRL_CTRL3_POS   2U
 
#define LOCKED_TCTRL_CTRL3_ADDR   0x13U
 
#define LOCKED_TCTRL_CTRL3_MASK   0x08U
 
#define LOCKED_TCTRL_CTRL3_POS   3U
 
#define LINK_MODE_TCTRL_CTRL3_ADDR   0x13U
 
#define LINK_MODE_TCTRL_CTRL3_MASK   0x30U
 
#define LINK_MODE_TCTRL_CTRL3_POS   4U
 
#define TCTRL_INTR0_ADDR   0x18U
 
#define TCTRL_INTR0_DEFAULT   0xA0U
 
#define DEC_ERR_THR_TCTRL_INTR0_ADDR   0x18U
 
#define DEC_ERR_THR_TCTRL_INTR0_MASK   0x07U
 
#define DEC_ERR_THR_TCTRL_INTR0_POS   0U
 
#define AUTO_ERR_RST_EN_TCTRL_INTR0_ADDR   0x18U
 
#define AUTO_ERR_RST_EN_TCTRL_INTR0_MASK   0x08U
 
#define AUTO_ERR_RST_EN_TCTRL_INTR0_POS   3U
 
#define TCTRL_INTR1_ADDR   0x19U
 
#define TCTRL_INTR1_DEFAULT   0x00U
 
#define PKT_CNT_THR_TCTRL_INTR1_ADDR   0x19U
 
#define PKT_CNT_THR_TCTRL_INTR1_MASK   0x07U
 
#define PKT_CNT_THR_TCTRL_INTR1_POS   0U
 
#define AUTO_CNT_RST_EN_TCTRL_INTR1_ADDR   0x19U
 
#define AUTO_CNT_RST_EN_TCTRL_INTR1_MASK   0x08U
 
#define AUTO_CNT_RST_EN_TCTRL_INTR1_POS   3U
 
#define PKT_CNT_EXP_TCTRL_INTR1_ADDR   0x19U
 
#define PKT_CNT_EXP_TCTRL_INTR1_MASK   0xF0U
 
#define PKT_CNT_EXP_TCTRL_INTR1_POS   4U
 
#define TCTRL_INTR2_ADDR   0x1AU
 
#define TCTRL_INTR2_DEFAULT   0x0BU
 
#define DEC_ERR_OEN_A_TCTRL_INTR2_ADDR   0x1AU
 
#define DEC_ERR_OEN_A_TCTRL_INTR2_MASK   0x01U
 
#define DEC_ERR_OEN_A_TCTRL_INTR2_POS   0U
 
#define DEC_ERR_OEN_B_TCTRL_INTR2_ADDR   0x1AU
 
#define DEC_ERR_OEN_B_TCTRL_INTR2_MASK   0x02U
 
#define DEC_ERR_OEN_B_TCTRL_INTR2_POS   1U
 
#define IDLE_ERR_OEN_TCTRL_INTR2_ADDR   0x1AU
 
#define IDLE_ERR_OEN_TCTRL_INTR2_MASK   0x04U
 
#define IDLE_ERR_OEN_TCTRL_INTR2_POS   2U
 
#define LFLT_INT_OEN_TCTRL_INTR2_ADDR   0x1AU
 
#define LFLT_INT_OEN_TCTRL_INTR2_MASK   0x08U
 
#define LFLT_INT_OEN_TCTRL_INTR2_POS   3U
 
#define REM_ERR_OEN_TCTRL_INTR2_ADDR   0x1AU
 
#define REM_ERR_OEN_TCTRL_INTR2_MASK   0x20U
 
#define REM_ERR_OEN_TCTRL_INTR2_POS   5U
 
#define TCTRL_INTR3_ADDR   0x1BU
 
#define TCTRL_INTR3_DEFAULT   0x00U
 
#define DEC_ERR_FLAG_A_TCTRL_INTR3_ADDR   0x1BU
 
#define DEC_ERR_FLAG_A_TCTRL_INTR3_MASK   0x01U
 
#define DEC_ERR_FLAG_A_TCTRL_INTR3_POS   0U
 
#define DEC_ERR_FLAG_B_TCTRL_INTR3_ADDR   0x1BU
 
#define DEC_ERR_FLAG_B_TCTRL_INTR3_MASK   0x02U
 
#define DEC_ERR_FLAG_B_TCTRL_INTR3_POS   1U
 
#define IDLE_ERR_FLAG_TCTRL_INTR3_ADDR   0x1BU
 
#define IDLE_ERR_FLAG_TCTRL_INTR3_MASK   0x04U
 
#define IDLE_ERR_FLAG_TCTRL_INTR3_POS   2U
 
#define LFLT_INT_TCTRL_INTR3_ADDR   0x1BU
 
#define LFLT_INT_TCTRL_INTR3_MASK   0x08U
 
#define LFLT_INT_TCTRL_INTR3_POS   3U
 
#define REM_ERR_FLAG_TCTRL_INTR3_ADDR   0x1BU
 
#define REM_ERR_FLAG_TCTRL_INTR3_MASK   0x20U
 
#define REM_ERR_FLAG_TCTRL_INTR3_POS   5U
 
#define TCTRL_INTR4_ADDR   0x1CU
 
#define TCTRL_INTR4_DEFAULT   0x09U
 
#define WM_ERR_OEN_TCTRL_INTR4_ADDR   0x1CU
 
#define WM_ERR_OEN_TCTRL_INTR4_MASK   0x01U
 
#define WM_ERR_OEN_TCTRL_INTR4_POS   0U
 
#define PKT_CNT_OEN_TCTRL_INTR4_ADDR   0x1CU
 
#define PKT_CNT_OEN_TCTRL_INTR4_MASK   0x02U
 
#define PKT_CNT_OEN_TCTRL_INTR4_POS   1U
 
#define RT_CNT_OEN_TCTRL_INTR4_ADDR   0x1CU
 
#define RT_CNT_OEN_TCTRL_INTR4_MASK   0x04U
 
#define RT_CNT_OEN_TCTRL_INTR4_POS   2U
 
#define MAX_RT_OEN_TCTRL_INTR4_ADDR   0x1CU
 
#define MAX_RT_OEN_TCTRL_INTR4_MASK   0x08U
 
#define MAX_RT_OEN_TCTRL_INTR4_POS   3U
 
#define FEC_RX_ERR_OEN_TCTRL_INTR4_ADDR   0x1CU
 
#define FEC_RX_ERR_OEN_TCTRL_INTR4_MASK   0x20U
 
#define FEC_RX_ERR_OEN_TCTRL_INTR4_POS   5U
 
#define EOM_ERR_OEN_A_TCTRL_INTR4_ADDR   0x1CU
 
#define EOM_ERR_OEN_A_TCTRL_INTR4_MASK   0x40U
 
#define EOM_ERR_OEN_A_TCTRL_INTR4_POS   6U
 
#define EOM_ERR_OEN_B_TCTRL_INTR4_ADDR   0x1CU
 
#define EOM_ERR_OEN_B_TCTRL_INTR4_MASK   0x80U
 
#define EOM_ERR_OEN_B_TCTRL_INTR4_POS   7U
 
#define TCTRL_INTR5_ADDR   0x1DU
 
#define TCTRL_INTR5_DEFAULT   0x00U
 
#define WM_ERR_FLAG_TCTRL_INTR5_ADDR   0x1DU
 
#define WM_ERR_FLAG_TCTRL_INTR5_MASK   0x01U
 
#define WM_ERR_FLAG_TCTRL_INTR5_POS   0U
 
#define PKT_CNT_FLAG_TCTRL_INTR5_ADDR   0x1DU
 
#define PKT_CNT_FLAG_TCTRL_INTR5_MASK   0x02U
 
#define PKT_CNT_FLAG_TCTRL_INTR5_POS   1U
 
#define RT_CNT_FLAG_TCTRL_INTR5_ADDR   0x1DU
 
#define RT_CNT_FLAG_TCTRL_INTR5_MASK   0x04U
 
#define RT_CNT_FLAG_TCTRL_INTR5_POS   2U
 
#define MAX_RT_FLAG_TCTRL_INTR5_ADDR   0x1DU
 
#define MAX_RT_FLAG_TCTRL_INTR5_MASK   0x08U
 
#define MAX_RT_FLAG_TCTRL_INTR5_POS   3U
 
#define FEC_RX_ERR_FLAG_TCTRL_INTR5_ADDR   0x1DU
 
#define FEC_RX_ERR_FLAG_TCTRL_INTR5_MASK   0x20U
 
#define FEC_RX_ERR_FLAG_TCTRL_INTR5_POS   5U
 
#define EOM_ERR_FLAG_A_TCTRL_INTR5_ADDR   0x1DU
 
#define EOM_ERR_FLAG_A_TCTRL_INTR5_MASK   0x40U
 
#define EOM_ERR_FLAG_A_TCTRL_INTR5_POS   6U
 
#define EOM_ERR_FLAG_B_TCTRL_INTR5_ADDR   0x1DU
 
#define EOM_ERR_FLAG_B_TCTRL_INTR5_MASK   0x80U
 
#define EOM_ERR_FLAG_B_TCTRL_INTR5_POS   7U
 
#define TCTRL_INTR6_ADDR   0x1EU
 
#define TCTRL_INTR6_DEFAULT   0x1CU
 
#define VID_PXL_CRC_ERR_OEN_TCTRL_INTR6_ADDR   0x1EU
 
#define VID_PXL_CRC_ERR_OEN_TCTRL_INTR6_MASK   0x01U
 
#define VID_PXL_CRC_ERR_OEN_TCTRL_INTR6_POS   0U
 
#define VPRBS_ERR_OEN_TCTRL_INTR6_ADDR   0x1EU
 
#define VPRBS_ERR_OEN_TCTRL_INTR6_MASK   0x04U
 
#define VPRBS_ERR_OEN_TCTRL_INTR6_POS   2U
 
#define LCRC_ERR_OEN_TCTRL_INTR6_ADDR   0x1EU
 
#define LCRC_ERR_OEN_TCTRL_INTR6_MASK   0x08U
 
#define LCRC_ERR_OEN_TCTRL_INTR6_POS   3U
 
#define FSYNC_ERR_OEN_TCTRL_INTR6_ADDR   0x1EU
 
#define FSYNC_ERR_OEN_TCTRL_INTR6_MASK   0x10U
 
#define FSYNC_ERR_OEN_TCTRL_INTR6_POS   4U
 
#define VDDBAD_INT_OEN_TCTRL_INTR6_ADDR   0x1EU
 
#define VDDBAD_INT_OEN_TCTRL_INTR6_MASK   0x20U
 
#define VDDBAD_INT_OEN_TCTRL_INTR6_POS   5U
 
#define VDDCMP_INT_OEN_TCTRL_INTR6_ADDR   0x1EU
 
#define VDDCMP_INT_OEN_TCTRL_INTR6_MASK   0x80U
 
#define VDDCMP_INT_OEN_TCTRL_INTR6_POS   7U
 
#define TCTRL_INTR7_ADDR   0x1FU
 
#define TCTRL_INTR7_DEFAULT   0x00U
 
#define VID_PXL_CRC_ERR_TCTRL_INTR7_ADDR   0x1FU
 
#define VID_PXL_CRC_ERR_TCTRL_INTR7_MASK   0x01U
 
#define VID_PXL_CRC_ERR_TCTRL_INTR7_POS   0U
 
#define VPRBS_ERR_FLAG_TCTRL_INTR7_ADDR   0x1FU
 
#define VPRBS_ERR_FLAG_TCTRL_INTR7_MASK   0x04U
 
#define VPRBS_ERR_FLAG_TCTRL_INTR7_POS   2U
 
#define LCRC_ERR_FLAG_TCTRL_INTR7_ADDR   0x1FU
 
#define LCRC_ERR_FLAG_TCTRL_INTR7_MASK   0x08U
 
#define LCRC_ERR_FLAG_TCTRL_INTR7_POS   3U
 
#define FSYNC_ERR_FLAG_TCTRL_INTR7_ADDR   0x1FU
 
#define FSYNC_ERR_FLAG_TCTRL_INTR7_MASK   0x10U
 
#define FSYNC_ERR_FLAG_TCTRL_INTR7_POS   4U
 
#define VDDBAD_INT_FLAG_TCTRL_INTR7_ADDR   0x1FU
 
#define VDDBAD_INT_FLAG_TCTRL_INTR7_MASK   0x20U
 
#define VDDBAD_INT_FLAG_TCTRL_INTR7_POS   5U
 
#define VDDCMP_INT_FLAG_TCTRL_INTR7_ADDR   0x1FU
 
#define VDDCMP_INT_FLAG_TCTRL_INTR7_MASK   0x80U
 
#define VDDCMP_INT_FLAG_TCTRL_INTR7_POS   7U
 
#define TCTRL_INTR8_ADDR   0x20U
 
#define TCTRL_INTR8_DEFAULT   0xFFU
 
#define ERR_TX_ID_TCTRL_INTR8_ADDR   0x20U
 
#define ERR_TX_ID_TCTRL_INTR8_MASK   0x1FU
 
#define ERR_TX_ID_TCTRL_INTR8_POS   0U
 
#define ERR_TX_EN_B_TCTRL_INTR8_ADDR   0x20U
 
#define ERR_TX_EN_B_TCTRL_INTR8_MASK   0x20U
 
#define ERR_TX_EN_B_TCTRL_INTR8_POS   5U
 
#define ERR_TX_EN_TCTRL_INTR8_ADDR   0x20U
 
#define ERR_TX_EN_TCTRL_INTR8_MASK   0x80U
 
#define ERR_TX_EN_TCTRL_INTR8_POS   7U
 
#define TCTRL_INTR9_ADDR   0x21U
 
#define TCTRL_INTR9_DEFAULT   0xFFU
 
#define ERR_RX_ID_TCTRL_INTR9_ADDR   0x21U
 
#define ERR_RX_ID_TCTRL_INTR9_MASK   0x1FU
 
#define ERR_RX_ID_TCTRL_INTR9_POS   0U
 
#define ERR_RX_EN_B_TCTRL_INTR9_ADDR   0x21U
 
#define ERR_RX_EN_B_TCTRL_INTR9_MASK   0x20U
 
#define ERR_RX_EN_B_TCTRL_INTR9_POS   5U
 
#define ERR_RX_EN_TCTRL_INTR9_ADDR   0x21U
 
#define ERR_RX_EN_TCTRL_INTR9_MASK   0x80U
 
#define ERR_RX_EN_TCTRL_INTR9_POS   7U
 
#define TCTRL_CNT0_ADDR   0x22U
 
#define TCTRL_CNT0_DEFAULT   0x00U
 
#define DEC_ERR_A_TCTRL_CNT0_ADDR   0x22U
 
#define DEC_ERR_A_TCTRL_CNT0_MASK   0xFFU
 
#define DEC_ERR_A_TCTRL_CNT0_POS   0U
 
#define TCTRL_CNT1_ADDR   0x23U
 
#define TCTRL_CNT1_DEFAULT   0x00U
 
#define DEC_ERR_B_TCTRL_CNT1_ADDR   0x23U
 
#define DEC_ERR_B_TCTRL_CNT1_MASK   0xFFU
 
#define DEC_ERR_B_TCTRL_CNT1_POS   0U
 
#define TCTRL_CNT2_ADDR   0x24U
 
#define TCTRL_CNT2_DEFAULT   0x00U
 
#define IDLE_ERR_TCTRL_CNT2_ADDR   0x24U
 
#define IDLE_ERR_TCTRL_CNT2_MASK   0xFFU
 
#define IDLE_ERR_TCTRL_CNT2_POS   0U
 
#define TCTRL_CNT3_ADDR   0x25U
 
#define TCTRL_CNT3_DEFAULT   0x00U
 
#define PKT_CNT_TCTRL_CNT3_ADDR   0x25U
 
#define PKT_CNT_TCTRL_CNT3_MASK   0xFFU
 
#define PKT_CNT_TCTRL_CNT3_POS   0U
 
#define GMSL_TX0_ADDR   0x28U
 
#define GMSL_TX0_DEFAULT   0x60U
 
#define RX_FEC_EN_GMSL_TX0_ADDR   0x28U
 
#define RX_FEC_EN_GMSL_TX0_MASK   0x02U
 
#define RX_FEC_EN_GMSL_TX0_POS   1U
 
#define GMSL_TX1_ADDR   0x29U
 
#define GMSL_TX1_DEFAULT   0x08U
 
#define ERRG_EN_A_GMSL_TX1_ADDR   0x29U
 
#define ERRG_EN_A_GMSL_TX1_MASK   0x10U
 
#define ERRG_EN_A_GMSL_TX1_POS   4U
 
#define LINK_PRBS_GEN_GMSL_TX1_ADDR   0x29U
 
#define LINK_PRBS_GEN_GMSL_TX1_MASK   0x80U
 
#define LINK_PRBS_GEN_GMSL_TX1_POS   7U
 
#define GMSL_TX2_ADDR   0x2AU
 
#define GMSL_TX2_DEFAULT   0x20U
 
#define ERRG_PER_GMSL_TX2_ADDR   0x2AU
 
#define ERRG_PER_GMSL_TX2_MASK   0x01U
 
#define ERRG_PER_GMSL_TX2_POS   0U
 
#define ERRG_BURST_GMSL_TX2_ADDR   0x2AU
 
#define ERRG_BURST_GMSL_TX2_MASK   0x0EU
 
#define ERRG_BURST_GMSL_TX2_POS   1U
 
#define ERRG_RATE_GMSL_TX2_ADDR   0x2AU
 
#define ERRG_RATE_GMSL_TX2_MASK   0x30U
 
#define ERRG_RATE_GMSL_TX2_POS   4U
 
#define ERRG_CNT_GMSL_TX2_ADDR   0x2AU
 
#define ERRG_CNT_GMSL_TX2_MASK   0xC0U
 
#define ERRG_CNT_GMSL_TX2_POS   6U
 
#define GMSL_TX3_ADDR   0x2BU
 
#define GMSL_TX3_DEFAULT   0x44U
 
#define RX_FEC_ACTIVE_GMSL_TX3_ADDR   0x2BU
 
#define RX_FEC_ACTIVE_GMSL_TX3_MASK   0x20U
 
#define RX_FEC_ACTIVE_GMSL_TX3_POS   5U
 
#define GMSL_RX0_ADDR   0x2CU
 
#define GMSL_RX0_DEFAULT   0x00U
 
#define PKT_CNT_SEL_GMSL_RX0_ADDR   0x2CU
 
#define PKT_CNT_SEL_GMSL_RX0_MASK   0x0FU
 
#define PKT_CNT_SEL_GMSL_RX0_POS   0U
 
#define PKT_CNT_LBW_GMSL_RX0_ADDR   0x2CU
 
#define PKT_CNT_LBW_GMSL_RX0_MASK   0xC0U
 
#define PKT_CNT_LBW_GMSL_RX0_POS   6U
 
#define GMSL_RX1_ADDR   0x2DU
 
#define GMSL_RX1_DEFAULT   0x28U
 
#define LINK_PRBS_CHK_GMSL_RX1_ADDR   0x2DU
 
#define LINK_PRBS_CHK_GMSL_RX1_MASK   0x80U
 
#define LINK_PRBS_CHK_GMSL_RX1_POS   7U
 
#define GMSL_RX3_ADDR   0x2FU
 
#define GMSL_RX3_DEFAULT   0x00U
 
#define LINK_PRBS_CHK_PAM4_GMSL_RX3_ADDR   0x2FU
 
#define LINK_PRBS_CHK_PAM4_GMSL_RX3_MASK   0x10U
 
#define LINK_PRBS_CHK_PAM4_GMSL_RX3_POS   4U
 
#define GMSL_GPIOA_ADDR   0x30U
 
#define GMSL_GPIOA_DEFAULT   0x41U
 
#define GPIO_FWD_CDLY_GMSL_GPIOA_ADDR   0x30U
 
#define GPIO_FWD_CDLY_GMSL_GPIOA_MASK   0x3FU
 
#define GPIO_FWD_CDLY_GMSL_GPIOA_POS   0U
 
#define GMSL_GPIOB_ADDR   0x31U
 
#define GMSL_GPIOB_DEFAULT   0x88U
 
#define GPIO_REV_CDLY_GMSL_GPIOB_ADDR   0x31U
 
#define GPIO_REV_CDLY_GMSL_GPIOB_MASK   0x3FU
 
#define GPIO_REV_CDLY_GMSL_GPIOB_POS   0U
 
#define GPIO_TX_WNDW_GMSL_GPIOB_ADDR   0x31U
 
#define GPIO_TX_WNDW_GMSL_GPIOB_MASK   0xC0U
 
#define GPIO_TX_WNDW_GMSL_GPIOB_POS   6U
 
#define CC_I2C_0_ADDR   0x40U
 
#define CC_I2C_0_DEFAULT   0x26U
 
#define SLV_TO_CC_I2C_0_ADDR   0x40U
 
#define SLV_TO_CC_I2C_0_MASK   0x07U
 
#define SLV_TO_CC_I2C_0_POS   0U
 
#define SLV_SH_CC_I2C_0_ADDR   0x40U
 
#define SLV_SH_CC_I2C_0_MASK   0x30U
 
#define SLV_SH_CC_I2C_0_POS   4U
 
#define CC_I2C_1_ADDR   0x41U
 
#define CC_I2C_1_DEFAULT   0x56U
 
#define MST_TO_CC_I2C_1_ADDR   0x41U
 
#define MST_TO_CC_I2C_1_MASK   0x07U
 
#define MST_TO_CC_I2C_1_POS   0U
 
#define MST_BT_CC_I2C_1_ADDR   0x41U
 
#define MST_BT_CC_I2C_1_MASK   0x70U
 
#define MST_BT_CC_I2C_1_POS   4U
 
#define CC_I2C_2_ADDR   0x42U
 
#define CC_I2C_2_DEFAULT   0x00U
 
#define SRC_A_CC_I2C_2_ADDR   0x42U
 
#define SRC_A_CC_I2C_2_MASK   0xFEU
 
#define SRC_A_CC_I2C_2_POS   1U
 
#define CC_I2C_3_ADDR   0x43U
 
#define CC_I2C_3_DEFAULT   0x00U
 
#define DST_A_CC_I2C_3_ADDR   0x43U
 
#define DST_A_CC_I2C_3_MASK   0xFEU
 
#define DST_A_CC_I2C_3_POS   1U
 
#define CC_I2C_4_ADDR   0x44U
 
#define CC_I2C_4_DEFAULT   0x00U
 
#define SRC_B_CC_I2C_4_ADDR   0x44U
 
#define SRC_B_CC_I2C_4_MASK   0xFEU
 
#define SRC_B_CC_I2C_4_POS   1U
 
#define CC_I2C_5_ADDR   0x45U
 
#define CC_I2C_5_DEFAULT   0x00U
 
#define DST_B_CC_I2C_5_ADDR   0x45U
 
#define DST_B_CC_I2C_5_MASK   0xFEU
 
#define DST_B_CC_I2C_5_POS   1U
 
#define CC_I2C_7_ADDR   0x47U
 
#define CC_I2C_7_DEFAULT   0x00U
 
#define REM_ACK_RECVED_CC_I2C_7_ADDR   0x47U
 
#define REM_ACK_RECVED_CC_I2C_7_MASK   0x01U
 
#define REM_ACK_RECVED_CC_I2C_7_POS   0U
 
#define REM_ACK_ACKED_CC_I2C_7_ADDR   0x47U
 
#define REM_ACK_ACKED_CC_I2C_7_MASK   0x02U
 
#define REM_ACK_ACKED_CC_I2C_7_POS   1U
 
#define I2C_TIMED_OUT_CC_I2C_7_ADDR   0x47U
 
#define I2C_TIMED_OUT_CC_I2C_7_MASK   0x04U
 
#define I2C_TIMED_OUT_CC_I2C_7_POS   2U
 
#define UART_TX_OVERFLOW_CC_I2C_7_ADDR   0x47U
 
#define UART_TX_OVERFLOW_CC_I2C_7_MASK   0x40U
 
#define UART_TX_OVERFLOW_CC_I2C_7_POS   6U
 
#define UART_RX_OVERFLOW_CC_I2C_7_ADDR   0x47U
 
#define UART_RX_OVERFLOW_CC_I2C_7_MASK   0x80U
 
#define UART_RX_OVERFLOW_CC_I2C_7_POS   7U
 
#define CC_UART_0_ADDR   0x48U
 
#define CC_UART_0_DEFAULT   0x42U
 
#define BYPASS_EN_CC_UART_0_ADDR   0x48U
 
#define BYPASS_EN_CC_UART_0_MASK   0x01U
 
#define BYPASS_EN_CC_UART_0_POS   0U
 
#define BYPASS_TO_CC_UART_0_ADDR   0x48U
 
#define BYPASS_TO_CC_UART_0_MASK   0x06U
 
#define BYPASS_TO_CC_UART_0_POS   1U
 
#define BYPASS_DIS_PAR_CC_UART_0_ADDR   0x48U
 
#define BYPASS_DIS_PAR_CC_UART_0_MASK   0x08U
 
#define BYPASS_DIS_PAR_CC_UART_0_POS   3U
 
#define LOC_MS_EN_CC_UART_0_ADDR   0x48U
 
#define LOC_MS_EN_CC_UART_0_MASK   0x10U
 
#define LOC_MS_EN_CC_UART_0_POS   4U
 
#define REM_MS_EN_CC_UART_0_ADDR   0x48U
 
#define REM_MS_EN_CC_UART_0_MASK   0x20U
 
#define REM_MS_EN_CC_UART_0_POS   5U
 
#define CC_UART_1_ADDR   0x49U
 
#define CC_UART_1_DEFAULT   0x96U
 
#define BITLEN_LSB_CC_UART_1_ADDR   0x49U
 
#define BITLEN_LSB_CC_UART_1_MASK   0xFFU
 
#define BITLEN_LSB_CC_UART_1_POS   0U
 
#define CC_UART_2_ADDR   0x4AU
 
#define CC_UART_2_DEFAULT   0x80U
 
#define BITLEN_MSB_CC_UART_2_ADDR   0x4AU
 
#define BITLEN_MSB_CC_UART_2_MASK   0x3FU
 
#define BITLEN_MSB_CC_UART_2_POS   0U
 
#define OUT_DELAY_CC_UART_2_ADDR   0x4AU
 
#define OUT_DELAY_CC_UART_2_MASK   0xC0U
 
#define OUT_DELAY_CC_UART_2_POS   6U
 
#define CC_I2C_PT_0_ADDR   0x4CU
 
#define CC_I2C_PT_0_DEFAULT   0x26U
 
#define SLV_TO_PT_CC_I2C_PT_0_ADDR   0x4CU
 
#define SLV_TO_PT_CC_I2C_PT_0_MASK   0x07U
 
#define SLV_TO_PT_CC_I2C_PT_0_POS   0U
 
#define SLV_SH_PT_CC_I2C_PT_0_ADDR   0x4CU
 
#define SLV_SH_PT_CC_I2C_PT_0_MASK   0x30U
 
#define SLV_SH_PT_CC_I2C_PT_0_POS   4U
 
#define CC_I2C_PT_1_ADDR   0x4DU
 
#define CC_I2C_PT_1_DEFAULT   0x56U
 
#define MST_TO_PT_CC_I2C_PT_1_ADDR   0x4DU
 
#define MST_TO_PT_CC_I2C_PT_1_MASK   0x07U
 
#define MST_TO_PT_CC_I2C_PT_1_POS   0U
 
#define MST_BT_PT_CC_I2C_PT_1_ADDR   0x4DU
 
#define MST_BT_PT_CC_I2C_PT_1_MASK   0x70U
 
#define MST_BT_PT_CC_I2C_PT_1_POS   4U
 
#define CC_I2C_PT_2_ADDR   0x4EU
 
#define CC_I2C_PT_2_DEFAULT   0x00U
 
#define I2C_TIMED_OUT_1_CC_I2C_PT_2_ADDR   0x4EU
 
#define I2C_TIMED_OUT_1_CC_I2C_PT_2_MASK   0x04U
 
#define I2C_TIMED_OUT_1_CC_I2C_PT_2_POS   2U
 
#define I2C_TIMED_OUT_2_CC_I2C_PT_2_ADDR   0x4EU
 
#define I2C_TIMED_OUT_2_CC_I2C_PT_2_MASK   0x40U
 
#define I2C_TIMED_OUT_2_CC_I2C_PT_2_POS   6U
 
#define CC_UART_PT_0_ADDR   0x4FU
 
#define CC_UART_PT_0_DEFAULT   0x88U
 
#define DIS_PAR_1_CC_UART_PT_0_ADDR   0x4FU
 
#define DIS_PAR_1_CC_UART_PT_0_MASK   0x04U
 
#define DIS_PAR_1_CC_UART_PT_0_POS   2U
 
#define BITLEN_MAN_CFG_1_CC_UART_PT_0_ADDR   0x4FU
 
#define BITLEN_MAN_CFG_1_CC_UART_PT_0_MASK   0x08U
 
#define BITLEN_MAN_CFG_1_CC_UART_PT_0_POS   3U
 
#define DIS_PAR_2_CC_UART_PT_0_ADDR   0x4FU
 
#define DIS_PAR_2_CC_UART_PT_0_MASK   0x40U
 
#define DIS_PAR_2_CC_UART_PT_0_POS   6U
 
#define BITLEN_MAN_CFG_2_CC_UART_PT_0_ADDR   0x4FU
 
#define BITLEN_MAN_CFG_2_CC_UART_PT_0_MASK   0x80U
 
#define BITLEN_MAN_CFG_2_CC_UART_PT_0_POS   7U
 
#define CFGH_VIDEO_X_RX0_ADDR   0x50U
 
#define CFGH_VIDEO_X_RX0_DEFAULT   0x00U
 
#define STR_SEL_CFGH_VIDEO_X_RX0_ADDR   0x50U
 
#define STR_SEL_CFGH_VIDEO_X_RX0_MASK   0x03U
 
#define STR_SEL_CFGH_VIDEO_X_RX0_POS   0U
 
#define RX_CRC_EN_CFGH_VIDEO_X_RX0_ADDR   0x50U
 
#define RX_CRC_EN_CFGH_VIDEO_X_RX0_MASK   0x80U
 
#define RX_CRC_EN_CFGH_VIDEO_X_RX0_POS   7U
 
#define CFGH_VIDEO_Y_RX0_ADDR   0x51U
 
#define CFGH_VIDEO_Y_RX0_DEFAULT   0x01U
 
#define STR_SEL_CFGH_VIDEO_Y_RX0_ADDR   0x51U
 
#define STR_SEL_CFGH_VIDEO_Y_RX0_MASK   0x03U
 
#define STR_SEL_CFGH_VIDEO_Y_RX0_POS   0U
 
#define RX_CRC_EN_CFGH_VIDEO_Y_RX0_ADDR   0x51U
 
#define RX_CRC_EN_CFGH_VIDEO_Y_RX0_MASK   0x80U
 
#define RX_CRC_EN_CFGH_VIDEO_Y_RX0_POS   7U
 
#define CFGH_VIDEO_Z_RX0_ADDR   0x52U
 
#define CFGH_VIDEO_Z_RX0_DEFAULT   0x02U
 
#define STR_SEL_CFGH_VIDEO_Z_RX0_ADDR   0x52U
 
#define STR_SEL_CFGH_VIDEO_Z_RX0_MASK   0x03U
 
#define STR_SEL_CFGH_VIDEO_Z_RX0_POS   0U
 
#define RX_CRC_EN_CFGH_VIDEO_Z_RX0_ADDR   0x52U
 
#define RX_CRC_EN_CFGH_VIDEO_Z_RX0_MASK   0x80U
 
#define RX_CRC_EN_CFGH_VIDEO_Z_RX0_POS   7U
 
#define CFGH_VIDEO_U_RX0_ADDR   0x53U
 
#define CFGH_VIDEO_U_RX0_DEFAULT   0x03U
 
#define STR_SEL_CFGH_VIDEO_U_RX0_ADDR   0x53U
 
#define STR_SEL_CFGH_VIDEO_U_RX0_MASK   0x03U
 
#define STR_SEL_CFGH_VIDEO_U_RX0_POS   0U
 
#define RX_CRC_EN_CFGH_VIDEO_U_RX0_ADDR   0x53U
 
#define RX_CRC_EN_CFGH_VIDEO_U_RX0_MASK   0x80U
 
#define RX_CRC_EN_CFGH_VIDEO_U_RX0_POS   7U
 
#define CFGI_INFOFR_TR0_ADDR   0x60U
 
#define CFGI_INFOFR_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_CFGI_INFOFR_TR0_ADDR   0x60U
 
#define PRIO_CFG_CFGI_INFOFR_TR0_MASK   0x03U
 
#define PRIO_CFG_CFGI_INFOFR_TR0_POS   0U
 
#define PRIO_VAL_CFGI_INFOFR_TR0_ADDR   0x60U
 
#define PRIO_VAL_CFGI_INFOFR_TR0_MASK   0x0CU
 
#define PRIO_VAL_CFGI_INFOFR_TR0_POS   2U
 
#define RX_CRC_EN_CFGI_INFOFR_TR0_ADDR   0x60U
 
#define RX_CRC_EN_CFGI_INFOFR_TR0_MASK   0x40U
 
#define RX_CRC_EN_CFGI_INFOFR_TR0_POS   6U
 
#define TX_CRC_EN_CFGI_INFOFR_TR0_ADDR   0x60U
 
#define TX_CRC_EN_CFGI_INFOFR_TR0_MASK   0x80U
 
#define TX_CRC_EN_CFGI_INFOFR_TR0_POS   7U
 
#define CFGI_INFOFR_TR1_ADDR   0x61U
 
#define CFGI_INFOFR_TR1_DEFAULT   0xB0U
 
#define BW_VAL_CFGI_INFOFR_TR1_ADDR   0x61U
 
#define BW_VAL_CFGI_INFOFR_TR1_MASK   0x3FU
 
#define BW_VAL_CFGI_INFOFR_TR1_POS   0U
 
#define BW_MULT_CFGI_INFOFR_TR1_ADDR   0x61U
 
#define BW_MULT_CFGI_INFOFR_TR1_MASK   0xC0U
 
#define BW_MULT_CFGI_INFOFR_TR1_POS   6U
 
#define CFGI_INFOFR_TR3_ADDR   0x63U
 
#define CFGI_INFOFR_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_CFGI_INFOFR_TR3_ADDR   0x63U
 
#define TX_SRC_ID_CFGI_INFOFR_TR3_MASK   0x07U
 
#define TX_SRC_ID_CFGI_INFOFR_TR3_POS   0U
 
#define CFGI_INFOFR_TR4_ADDR   0x64U
 
#define CFGI_INFOFR_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_CFGI_INFOFR_TR4_ADDR   0x64U
 
#define RX_SRC_SEL_CFGI_INFOFR_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_CFGI_INFOFR_TR4_POS   0U
 
#define CFGL_SPI_TR0_ADDR   0x68U
 
#define CFGL_SPI_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_CFGL_SPI_TR0_ADDR   0x68U
 
#define PRIO_CFG_CFGL_SPI_TR0_MASK   0x03U
 
#define PRIO_CFG_CFGL_SPI_TR0_POS   0U
 
#define PRIO_VAL_CFGL_SPI_TR0_ADDR   0x68U
 
#define PRIO_VAL_CFGL_SPI_TR0_MASK   0x0CU
 
#define PRIO_VAL_CFGL_SPI_TR0_POS   2U
 
#define RX_CRC_EN_CFGL_SPI_TR0_ADDR   0x68U
 
#define RX_CRC_EN_CFGL_SPI_TR0_MASK   0x40U
 
#define RX_CRC_EN_CFGL_SPI_TR0_POS   6U
 
#define TX_CRC_EN_CFGL_SPI_TR0_ADDR   0x68U
 
#define TX_CRC_EN_CFGL_SPI_TR0_MASK   0x80U
 
#define TX_CRC_EN_CFGL_SPI_TR0_POS   7U
 
#define CFGL_SPI_TR1_ADDR   0x69U
 
#define CFGL_SPI_TR1_DEFAULT   0xB0U
 
#define BW_VAL_CFGL_SPI_TR1_ADDR   0x69U
 
#define BW_VAL_CFGL_SPI_TR1_MASK   0x3FU
 
#define BW_VAL_CFGL_SPI_TR1_POS   0U
 
#define BW_MULT_CFGL_SPI_TR1_ADDR   0x69U
 
#define BW_MULT_CFGL_SPI_TR1_MASK   0xC0U
 
#define BW_MULT_CFGL_SPI_TR1_POS   6U
 
#define CFGL_SPI_TR3_ADDR   0x6BU
 
#define CFGL_SPI_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_CFGL_SPI_TR3_ADDR   0x6BU
 
#define TX_SRC_ID_CFGL_SPI_TR3_MASK   0x07U
 
#define TX_SRC_ID_CFGL_SPI_TR3_POS   0U
 
#define CFGL_SPI_TR4_ADDR   0x6CU
 
#define CFGL_SPI_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_CFGL_SPI_TR4_ADDR   0x6CU
 
#define RX_SRC_SEL_CFGL_SPI_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_CFGL_SPI_TR4_POS   0U
 
#define CFGL_SPI_ARQ0_ADDR   0x6DU
 
#define CFGL_SPI_ARQ0_DEFAULT   0x98U
 
#define DIS_DBL_ACK_RETX_CFGL_SPI_ARQ0_ADDR   0x6DU
 
#define DIS_DBL_ACK_RETX_CFGL_SPI_ARQ0_MASK   0x04U
 
#define DIS_DBL_ACK_RETX_CFGL_SPI_ARQ0_POS   2U
 
#define EN_CFGL_SPI_ARQ0_ADDR   0x6DU
 
#define EN_CFGL_SPI_ARQ0_MASK   0x08U
 
#define EN_CFGL_SPI_ARQ0_POS   3U
 
#define ACK_SRC_ID_CFGL_SPI_ARQ0_ADDR   0x6DU
 
#define ACK_SRC_ID_CFGL_SPI_ARQ0_MASK   0x10U
 
#define ACK_SRC_ID_CFGL_SPI_ARQ0_POS   4U
 
#define MATCH_SRC_ID_CFGL_SPI_ARQ0_ADDR   0x6DU
 
#define MATCH_SRC_ID_CFGL_SPI_ARQ0_MASK   0x20U
 
#define MATCH_SRC_ID_CFGL_SPI_ARQ0_POS   5U
 
#define CFGL_SPI_ARQ1_ADDR   0x6EU
 
#define CFGL_SPI_ARQ1_DEFAULT   0x72U
 
#define RT_CNT_OEN_CFGL_SPI_ARQ1_ADDR   0x6EU
 
#define RT_CNT_OEN_CFGL_SPI_ARQ1_MASK   0x01U
 
#define RT_CNT_OEN_CFGL_SPI_ARQ1_POS   0U
 
#define MAX_RT_ERR_OEN_CFGL_SPI_ARQ1_ADDR   0x6EU
 
#define MAX_RT_ERR_OEN_CFGL_SPI_ARQ1_MASK   0x02U
 
#define MAX_RT_ERR_OEN_CFGL_SPI_ARQ1_POS   1U
 
#define MAX_RT_CFGL_SPI_ARQ1_ADDR   0x6EU
 
#define MAX_RT_CFGL_SPI_ARQ1_MASK   0x70U
 
#define MAX_RT_CFGL_SPI_ARQ1_POS   4U
 
#define CFGL_SPI_ARQ2_ADDR   0x6FU
 
#define CFGL_SPI_ARQ2_DEFAULT   0x00U
 
#define RT_CNT_CFGL_SPI_ARQ2_ADDR   0x6FU
 
#define RT_CNT_CFGL_SPI_ARQ2_MASK   0x7FU
 
#define RT_CNT_CFGL_SPI_ARQ2_POS   0U
 
#define MAX_RT_ERR_CFGL_SPI_ARQ2_ADDR   0x6FU
 
#define MAX_RT_ERR_CFGL_SPI_ARQ2_MASK   0x80U
 
#define MAX_RT_ERR_CFGL_SPI_ARQ2_POS   7U
 
#define CFGC_CC_TR0_ADDR   0x70U
 
#define CFGC_CC_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_CFGC_CC_TR0_ADDR   0x70U
 
#define PRIO_CFG_CFGC_CC_TR0_MASK   0x03U
 
#define PRIO_CFG_CFGC_CC_TR0_POS   0U
 
#define PRIO_VAL_CFGC_CC_TR0_ADDR   0x70U
 
#define PRIO_VAL_CFGC_CC_TR0_MASK   0x0CU
 
#define PRIO_VAL_CFGC_CC_TR0_POS   2U
 
#define RX_CRC_EN_CFGC_CC_TR0_ADDR   0x70U
 
#define RX_CRC_EN_CFGC_CC_TR0_MASK   0x40U
 
#define RX_CRC_EN_CFGC_CC_TR0_POS   6U
 
#define TX_CRC_EN_CFGC_CC_TR0_ADDR   0x70U
 
#define TX_CRC_EN_CFGC_CC_TR0_MASK   0x80U
 
#define TX_CRC_EN_CFGC_CC_TR0_POS   7U
 
#define CFGC_CC_TR1_ADDR   0x71U
 
#define CFGC_CC_TR1_DEFAULT   0xB0U
 
#define BW_VAL_CFGC_CC_TR1_ADDR   0x71U
 
#define BW_VAL_CFGC_CC_TR1_MASK   0x3FU
 
#define BW_VAL_CFGC_CC_TR1_POS   0U
 
#define BW_MULT_CFGC_CC_TR1_ADDR   0x71U
 
#define BW_MULT_CFGC_CC_TR1_MASK   0xC0U
 
#define BW_MULT_CFGC_CC_TR1_POS   6U
 
#define CFGC_CC_TR3_ADDR   0x73U
 
#define CFGC_CC_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_CFGC_CC_TR3_ADDR   0x73U
 
#define TX_SRC_ID_CFGC_CC_TR3_MASK   0x07U
 
#define TX_SRC_ID_CFGC_CC_TR3_POS   0U
 
#define CFGC_CC_TR4_ADDR   0x74U
 
#define CFGC_CC_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_CFGC_CC_TR4_ADDR   0x74U
 
#define RX_SRC_SEL_CFGC_CC_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_CFGC_CC_TR4_POS   0U
 
#define CFGC_CC_ARQ0_ADDR   0x75U
 
#define CFGC_CC_ARQ0_DEFAULT   0x98U
 
#define DIS_DBL_ACK_RETX_CFGC_CC_ARQ0_ADDR   0x75U
 
#define DIS_DBL_ACK_RETX_CFGC_CC_ARQ0_MASK   0x04U
 
#define DIS_DBL_ACK_RETX_CFGC_CC_ARQ0_POS   2U
 
#define EN_CFGC_CC_ARQ0_ADDR   0x75U
 
#define EN_CFGC_CC_ARQ0_MASK   0x08U
 
#define EN_CFGC_CC_ARQ0_POS   3U
 
#define ACK_SRC_ID_CFGC_CC_ARQ0_ADDR   0x75U
 
#define ACK_SRC_ID_CFGC_CC_ARQ0_MASK   0x10U
 
#define ACK_SRC_ID_CFGC_CC_ARQ0_POS   4U
 
#define MATCH_SRC_ID_CFGC_CC_ARQ0_ADDR   0x75U
 
#define MATCH_SRC_ID_CFGC_CC_ARQ0_MASK   0x20U
 
#define MATCH_SRC_ID_CFGC_CC_ARQ0_POS   5U
 
#define CFGC_CC_ARQ1_ADDR   0x76U
 
#define CFGC_CC_ARQ1_DEFAULT   0x72U
 
#define RT_CNT_OEN_CFGC_CC_ARQ1_ADDR   0x76U
 
#define RT_CNT_OEN_CFGC_CC_ARQ1_MASK   0x01U
 
#define RT_CNT_OEN_CFGC_CC_ARQ1_POS   0U
 
#define MAX_RT_ERR_OEN_CFGC_CC_ARQ1_ADDR   0x76U
 
#define MAX_RT_ERR_OEN_CFGC_CC_ARQ1_MASK   0x02U
 
#define MAX_RT_ERR_OEN_CFGC_CC_ARQ1_POS   1U
 
#define MAX_RT_CFGC_CC_ARQ1_ADDR   0x76U
 
#define MAX_RT_CFGC_CC_ARQ1_MASK   0x70U
 
#define MAX_RT_CFGC_CC_ARQ1_POS   4U
 
#define CFGC_CC_ARQ2_ADDR   0x77U
 
#define CFGC_CC_ARQ2_DEFAULT   0x00U
 
#define RT_CNT_CFGC_CC_ARQ2_ADDR   0x77U
 
#define RT_CNT_CFGC_CC_ARQ2_MASK   0x7FU
 
#define RT_CNT_CFGC_CC_ARQ2_POS   0U
 
#define MAX_RT_ERR_CFGC_CC_ARQ2_ADDR   0x77U
 
#define MAX_RT_ERR_CFGC_CC_ARQ2_MASK   0x80U
 
#define MAX_RT_ERR_CFGC_CC_ARQ2_POS   7U
 
#define CFGL_GPIO_TR0_ADDR   0x78U
 
#define CFGL_GPIO_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_CFGL_GPIO_TR0_ADDR   0x78U
 
#define PRIO_CFG_CFGL_GPIO_TR0_MASK   0x03U
 
#define PRIO_CFG_CFGL_GPIO_TR0_POS   0U
 
#define PRIO_VAL_CFGL_GPIO_TR0_ADDR   0x78U
 
#define PRIO_VAL_CFGL_GPIO_TR0_MASK   0x0CU
 
#define PRIO_VAL_CFGL_GPIO_TR0_POS   2U
 
#define RX_CRC_EN_CFGL_GPIO_TR0_ADDR   0x78U
 
#define RX_CRC_EN_CFGL_GPIO_TR0_MASK   0x40U
 
#define RX_CRC_EN_CFGL_GPIO_TR0_POS   6U
 
#define TX_CRC_EN_CFGL_GPIO_TR0_ADDR   0x78U
 
#define TX_CRC_EN_CFGL_GPIO_TR0_MASK   0x80U
 
#define TX_CRC_EN_CFGL_GPIO_TR0_POS   7U
 
#define CFGL_GPIO_TR1_ADDR   0x79U
 
#define CFGL_GPIO_TR1_DEFAULT   0xB0U
 
#define BW_VAL_CFGL_GPIO_TR1_ADDR   0x79U
 
#define BW_VAL_CFGL_GPIO_TR1_MASK   0x3FU
 
#define BW_VAL_CFGL_GPIO_TR1_POS   0U
 
#define BW_MULT_CFGL_GPIO_TR1_ADDR   0x79U
 
#define BW_MULT_CFGL_GPIO_TR1_MASK   0xC0U
 
#define BW_MULT_CFGL_GPIO_TR1_POS   6U
 
#define CFGL_GPIO_TR3_ADDR   0x7BU
 
#define CFGL_GPIO_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_CFGL_GPIO_TR3_ADDR   0x7BU
 
#define TX_SRC_ID_CFGL_GPIO_TR3_MASK   0x07U
 
#define TX_SRC_ID_CFGL_GPIO_TR3_POS   0U
 
#define CFGL_GPIO_TR4_ADDR   0x7CU
 
#define CFGL_GPIO_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_CFGL_GPIO_TR4_ADDR   0x7CU
 
#define RX_SRC_SEL_CFGL_GPIO_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_CFGL_GPIO_TR4_POS   0U
 
#define CFGL_GPIO_ARQ0_ADDR   0x7DU
 
#define CFGL_GPIO_ARQ0_DEFAULT   0x98U
 
#define DIS_DBL_ACK_RETX_CFGL_GPIO_ARQ0_ADDR   0x7DU
 
#define DIS_DBL_ACK_RETX_CFGL_GPIO_ARQ0_MASK   0x04U
 
#define DIS_DBL_ACK_RETX_CFGL_GPIO_ARQ0_POS   2U
 
#define EN_CFGL_GPIO_ARQ0_ADDR   0x7DU
 
#define EN_CFGL_GPIO_ARQ0_MASK   0x08U
 
#define EN_CFGL_GPIO_ARQ0_POS   3U
 
#define ACK_SRC_ID_CFGL_GPIO_ARQ0_ADDR   0x7DU
 
#define ACK_SRC_ID_CFGL_GPIO_ARQ0_MASK   0x10U
 
#define ACK_SRC_ID_CFGL_GPIO_ARQ0_POS   4U
 
#define MATCH_SRC_ID_CFGL_GPIO_ARQ0_ADDR   0x7DU
 
#define MATCH_SRC_ID_CFGL_GPIO_ARQ0_MASK   0x20U
 
#define MATCH_SRC_ID_CFGL_GPIO_ARQ0_POS   5U
 
#define CFGL_GPIO_ARQ1_ADDR   0x7EU
 
#define CFGL_GPIO_ARQ1_DEFAULT   0x72U
 
#define RT_CNT_OEN_CFGL_GPIO_ARQ1_ADDR   0x7EU
 
#define RT_CNT_OEN_CFGL_GPIO_ARQ1_MASK   0x01U
 
#define RT_CNT_OEN_CFGL_GPIO_ARQ1_POS   0U
 
#define MAX_RT_ERR_OEN_CFGL_GPIO_ARQ1_ADDR   0x7EU
 
#define MAX_RT_ERR_OEN_CFGL_GPIO_ARQ1_MASK   0x02U
 
#define MAX_RT_ERR_OEN_CFGL_GPIO_ARQ1_POS   1U
 
#define MAX_RT_CFGL_GPIO_ARQ1_ADDR   0x7EU
 
#define MAX_RT_CFGL_GPIO_ARQ1_MASK   0x70U
 
#define MAX_RT_CFGL_GPIO_ARQ1_POS   4U
 
#define CFGL_GPIO_ARQ2_ADDR   0x7FU
 
#define CFGL_GPIO_ARQ2_DEFAULT   0x00U
 
#define RT_CNT_CFGL_GPIO_ARQ2_ADDR   0x7FU
 
#define RT_CNT_CFGL_GPIO_ARQ2_MASK   0x7FU
 
#define RT_CNT_CFGL_GPIO_ARQ2_POS   0U
 
#define MAX_RT_ERR_CFGL_GPIO_ARQ2_ADDR   0x7FU
 
#define MAX_RT_ERR_CFGL_GPIO_ARQ2_MASK   0x80U
 
#define MAX_RT_ERR_CFGL_GPIO_ARQ2_POS   7U
 
#define CFGC_IIC_X_TR0_ADDR   0x80U
 
#define CFGC_IIC_X_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_CFGC_IIC_X_TR0_ADDR   0x80U
 
#define PRIO_CFG_CFGC_IIC_X_TR0_MASK   0x03U
 
#define PRIO_CFG_CFGC_IIC_X_TR0_POS   0U
 
#define PRIO_VAL_CFGC_IIC_X_TR0_ADDR   0x80U
 
#define PRIO_VAL_CFGC_IIC_X_TR0_MASK   0x0CU
 
#define PRIO_VAL_CFGC_IIC_X_TR0_POS   2U
 
#define RX_CRC_EN_CFGC_IIC_X_TR0_ADDR   0x80U
 
#define RX_CRC_EN_CFGC_IIC_X_TR0_MASK   0x40U
 
#define RX_CRC_EN_CFGC_IIC_X_TR0_POS   6U
 
#define TX_CRC_EN_CFGC_IIC_X_TR0_ADDR   0x80U
 
#define TX_CRC_EN_CFGC_IIC_X_TR0_MASK   0x80U
 
#define TX_CRC_EN_CFGC_IIC_X_TR0_POS   7U
 
#define CFGC_IIC_X_TR1_ADDR   0x81U
 
#define CFGC_IIC_X_TR1_DEFAULT   0xB0U
 
#define BW_VAL_CFGC_IIC_X_TR1_ADDR   0x81U
 
#define BW_VAL_CFGC_IIC_X_TR1_MASK   0x3FU
 
#define BW_VAL_CFGC_IIC_X_TR1_POS   0U
 
#define BW_MULT_CFGC_IIC_X_TR1_ADDR   0x81U
 
#define BW_MULT_CFGC_IIC_X_TR1_MASK   0xC0U
 
#define BW_MULT_CFGC_IIC_X_TR1_POS   6U
 
#define CFGC_IIC_X_TR3_ADDR   0x83U
 
#define CFGC_IIC_X_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_CFGC_IIC_X_TR3_ADDR   0x83U
 
#define TX_SRC_ID_CFGC_IIC_X_TR3_MASK   0x07U
 
#define TX_SRC_ID_CFGC_IIC_X_TR3_POS   0U
 
#define CFGC_IIC_X_TR4_ADDR   0x84U
 
#define CFGC_IIC_X_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_CFGC_IIC_X_TR4_ADDR   0x84U
 
#define RX_SRC_SEL_CFGC_IIC_X_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_CFGC_IIC_X_TR4_POS   0U
 
#define CFGC_IIC_X_ARQ0_ADDR   0x85U
 
#define CFGC_IIC_X_ARQ0_DEFAULT   0x98U
 
#define DIS_DBL_ACK_RETX_CFGC_IIC_X_ARQ0_ADDR   0x85U
 
#define DIS_DBL_ACK_RETX_CFGC_IIC_X_ARQ0_MASK   0x04U
 
#define DIS_DBL_ACK_RETX_CFGC_IIC_X_ARQ0_POS   2U
 
#define EN_CFGC_IIC_X_ARQ0_ADDR   0x85U
 
#define EN_CFGC_IIC_X_ARQ0_MASK   0x08U
 
#define EN_CFGC_IIC_X_ARQ0_POS   3U
 
#define ACK_SRC_ID_CFGC_IIC_X_ARQ0_ADDR   0x85U
 
#define ACK_SRC_ID_CFGC_IIC_X_ARQ0_MASK   0x10U
 
#define ACK_SRC_ID_CFGC_IIC_X_ARQ0_POS   4U
 
#define MATCH_SRC_ID_CFGC_IIC_X_ARQ0_ADDR   0x85U
 
#define MATCH_SRC_ID_CFGC_IIC_X_ARQ0_MASK   0x20U
 
#define MATCH_SRC_ID_CFGC_IIC_X_ARQ0_POS   5U
 
#define CFGC_IIC_X_ARQ1_ADDR   0x86U
 
#define CFGC_IIC_X_ARQ1_DEFAULT   0x72U
 
#define RT_CNT_OEN_CFGC_IIC_X_ARQ1_ADDR   0x86U
 
#define RT_CNT_OEN_CFGC_IIC_X_ARQ1_MASK   0x01U
 
#define RT_CNT_OEN_CFGC_IIC_X_ARQ1_POS   0U
 
#define MAX_RT_ERR_OEN_CFGC_IIC_X_ARQ1_ADDR   0x86U
 
#define MAX_RT_ERR_OEN_CFGC_IIC_X_ARQ1_MASK   0x02U
 
#define MAX_RT_ERR_OEN_CFGC_IIC_X_ARQ1_POS   1U
 
#define MAX_RT_CFGC_IIC_X_ARQ1_ADDR   0x86U
 
#define MAX_RT_CFGC_IIC_X_ARQ1_MASK   0x70U
 
#define MAX_RT_CFGC_IIC_X_ARQ1_POS   4U
 
#define CFGC_IIC_X_ARQ2_ADDR   0x87U
 
#define CFGC_IIC_X_ARQ2_DEFAULT   0x00U
 
#define RT_CNT_CFGC_IIC_X_ARQ2_ADDR   0x87U
 
#define RT_CNT_CFGC_IIC_X_ARQ2_MASK   0x7FU
 
#define RT_CNT_CFGC_IIC_X_ARQ2_POS   0U
 
#define MAX_RT_ERR_CFGC_IIC_X_ARQ2_ADDR   0x87U
 
#define MAX_RT_ERR_CFGC_IIC_X_ARQ2_MASK   0x80U
 
#define MAX_RT_ERR_CFGC_IIC_X_ARQ2_POS   7U
 
#define CFGC_IIC_Y_TR0_ADDR   0x88U
 
#define CFGC_IIC_Y_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_CFGC_IIC_Y_TR0_ADDR   0x88U
 
#define PRIO_CFG_CFGC_IIC_Y_TR0_MASK   0x03U
 
#define PRIO_CFG_CFGC_IIC_Y_TR0_POS   0U
 
#define PRIO_VAL_CFGC_IIC_Y_TR0_ADDR   0x88U
 
#define PRIO_VAL_CFGC_IIC_Y_TR0_MASK   0x0CU
 
#define PRIO_VAL_CFGC_IIC_Y_TR0_POS   2U
 
#define RX_CRC_EN_CFGC_IIC_Y_TR0_ADDR   0x88U
 
#define RX_CRC_EN_CFGC_IIC_Y_TR0_MASK   0x40U
 
#define RX_CRC_EN_CFGC_IIC_Y_TR0_POS   6U
 
#define TX_CRC_EN_CFGC_IIC_Y_TR0_ADDR   0x88U
 
#define TX_CRC_EN_CFGC_IIC_Y_TR0_MASK   0x80U
 
#define TX_CRC_EN_CFGC_IIC_Y_TR0_POS   7U
 
#define CFGC_IIC_Y_TR1_ADDR   0x89U
 
#define CFGC_IIC_Y_TR1_DEFAULT   0xB0U
 
#define BW_VAL_CFGC_IIC_Y_TR1_ADDR   0x89U
 
#define BW_VAL_CFGC_IIC_Y_TR1_MASK   0x3FU
 
#define BW_VAL_CFGC_IIC_Y_TR1_POS   0U
 
#define BW_MULT_CFGC_IIC_Y_TR1_ADDR   0x89U
 
#define BW_MULT_CFGC_IIC_Y_TR1_MASK   0xC0U
 
#define BW_MULT_CFGC_IIC_Y_TR1_POS   6U
 
#define CFGC_IIC_Y_TR3_ADDR   0x8BU
 
#define CFGC_IIC_Y_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_CFGC_IIC_Y_TR3_ADDR   0x8BU
 
#define TX_SRC_ID_CFGC_IIC_Y_TR3_MASK   0x07U
 
#define TX_SRC_ID_CFGC_IIC_Y_TR3_POS   0U
 
#define CFGC_IIC_Y_TR4_ADDR   0x8CU
 
#define CFGC_IIC_Y_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_CFGC_IIC_Y_TR4_ADDR   0x8CU
 
#define RX_SRC_SEL_CFGC_IIC_Y_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_CFGC_IIC_Y_TR4_POS   0U
 
#define CFGC_IIC_Y_ARQ0_ADDR   0x8DU
 
#define CFGC_IIC_Y_ARQ0_DEFAULT   0x98U
 
#define DIS_DBL_ACK_RETX_CFGC_IIC_Y_ARQ0_ADDR   0x8DU
 
#define DIS_DBL_ACK_RETX_CFGC_IIC_Y_ARQ0_MASK   0x04U
 
#define DIS_DBL_ACK_RETX_CFGC_IIC_Y_ARQ0_POS   2U
 
#define EN_CFGC_IIC_Y_ARQ0_ADDR   0x8DU
 
#define EN_CFGC_IIC_Y_ARQ0_MASK   0x08U
 
#define EN_CFGC_IIC_Y_ARQ0_POS   3U
 
#define ACK_SRC_ID_CFGC_IIC_Y_ARQ0_ADDR   0x8DU
 
#define ACK_SRC_ID_CFGC_IIC_Y_ARQ0_MASK   0x10U
 
#define ACK_SRC_ID_CFGC_IIC_Y_ARQ0_POS   4U
 
#define MATCH_SRC_ID_CFGC_IIC_Y_ARQ0_ADDR   0x8DU
 
#define MATCH_SRC_ID_CFGC_IIC_Y_ARQ0_MASK   0x20U
 
#define MATCH_SRC_ID_CFGC_IIC_Y_ARQ0_POS   5U
 
#define CFGC_IIC_Y_ARQ1_ADDR   0x8EU
 
#define CFGC_IIC_Y_ARQ1_DEFAULT   0x72U
 
#define RT_CNT_OEN_CFGC_IIC_Y_ARQ1_ADDR   0x8EU
 
#define RT_CNT_OEN_CFGC_IIC_Y_ARQ1_MASK   0x01U
 
#define RT_CNT_OEN_CFGC_IIC_Y_ARQ1_POS   0U
 
#define MAX_RT_ERR_OEN_CFGC_IIC_Y_ARQ1_ADDR   0x8EU
 
#define MAX_RT_ERR_OEN_CFGC_IIC_Y_ARQ1_MASK   0x02U
 
#define MAX_RT_ERR_OEN_CFGC_IIC_Y_ARQ1_POS   1U
 
#define MAX_RT_CFGC_IIC_Y_ARQ1_ADDR   0x8EU
 
#define MAX_RT_CFGC_IIC_Y_ARQ1_MASK   0x70U
 
#define MAX_RT_CFGC_IIC_Y_ARQ1_POS   4U
 
#define CFGC_IIC_Y_ARQ2_ADDR   0x8FU
 
#define CFGC_IIC_Y_ARQ2_DEFAULT   0x00U
 
#define RT_CNT_CFGC_IIC_Y_ARQ2_ADDR   0x8FU
 
#define RT_CNT_CFGC_IIC_Y_ARQ2_MASK   0x7FU
 
#define RT_CNT_CFGC_IIC_Y_ARQ2_POS   0U
 
#define MAX_RT_ERR_CFGC_IIC_Y_ARQ2_ADDR   0x8FU
 
#define MAX_RT_ERR_CFGC_IIC_Y_ARQ2_MASK   0x80U
 
#define MAX_RT_ERR_CFGC_IIC_Y_ARQ2_POS   7U
 
#define VID_RX_Y_VIDEO_RX0_ADDR   0x112U
 
#define VID_RX_Y_VIDEO_RX0_DEFAULT   0x32U
 
#define DIS_PKT_DET_VID_RX_Y_VIDEO_RX0_ADDR   0x112U
 
#define DIS_PKT_DET_VID_RX_Y_VIDEO_RX0_MASK   0x01U
 
#define DIS_PKT_DET_VID_RX_Y_VIDEO_RX0_POS   0U
 
#define LINE_CRC_EN_VID_RX_Y_VIDEO_RX0_ADDR   0x112U
 
#define LINE_CRC_EN_VID_RX_Y_VIDEO_RX0_MASK   0x02U
 
#define LINE_CRC_EN_VID_RX_Y_VIDEO_RX0_POS   1U
 
#define LINE_CRC_SEL_VID_RX_Y_VIDEO_RX0_ADDR   0x112U
 
#define LINE_CRC_SEL_VID_RX_Y_VIDEO_RX0_MASK   0x04U
 
#define LINE_CRC_SEL_VID_RX_Y_VIDEO_RX0_POS   2U
 
#define LCRC_ERR_VID_RX_Y_VIDEO_RX0_ADDR   0x112U
 
#define LCRC_ERR_VID_RX_Y_VIDEO_RX0_MASK   0x80U
 
#define LCRC_ERR_VID_RX_Y_VIDEO_RX0_POS   7U
 
#define VID_RX_Y_VIDEO_RX3_ADDR   0x115U
 
#define VID_RX_Y_VIDEO_RX3_DEFAULT   0x40U
 
#define HTRACKEN_VID_RX_Y_VIDEO_RX3_ADDR   0x115U
 
#define HTRACKEN_VID_RX_Y_VIDEO_RX3_MASK   0x01U
 
#define HTRACKEN_VID_RX_Y_VIDEO_RX3_POS   0U
 
#define VTRACKEN_VID_RX_Y_VIDEO_RX3_ADDR   0x115U
 
#define VTRACKEN_VID_RX_Y_VIDEO_RX3_MASK   0x02U
 
#define VTRACKEN_VID_RX_Y_VIDEO_RX3_POS   1U
 
#define DTRACKEN_VID_RX_Y_VIDEO_RX3_ADDR   0x115U
 
#define DTRACKEN_VID_RX_Y_VIDEO_RX3_MASK   0x04U
 
#define DTRACKEN_VID_RX_Y_VIDEO_RX3_POS   2U
 
#define HLOCKED_VID_RX_Y_VIDEO_RX3_ADDR   0x115U
 
#define HLOCKED_VID_RX_Y_VIDEO_RX3_MASK   0x08U
 
#define HLOCKED_VID_RX_Y_VIDEO_RX3_POS   3U
 
#define VLOCKED_VID_RX_Y_VIDEO_RX3_ADDR   0x115U
 
#define VLOCKED_VID_RX_Y_VIDEO_RX3_MASK   0x10U
 
#define VLOCKED_VID_RX_Y_VIDEO_RX3_POS   4U
 
#define DLOCKED_VID_RX_Y_VIDEO_RX3_ADDR   0x115U
 
#define DLOCKED_VID_RX_Y_VIDEO_RX3_MASK   0x20U
 
#define DLOCKED_VID_RX_Y_VIDEO_RX3_POS   5U
 
#define HD_TR_MODE_VID_RX_Y_VIDEO_RX3_ADDR   0x115U
 
#define HD_TR_MODE_VID_RX_Y_VIDEO_RX3_MASK   0x40U
 
#define HD_TR_MODE_VID_RX_Y_VIDEO_RX3_POS   6U
 
#define VID_RX_Y_VIDEO_RX6_ADDR   0x118U
 
#define VID_RX_Y_VIDEO_RX6_DEFAULT   0x02U
 
#define LIM_HEART_VID_RX_Y_VIDEO_RX6_ADDR   0x118U
 
#define LIM_HEART_VID_RX_Y_VIDEO_RX6_MASK   0x08U
 
#define LIM_HEART_VID_RX_Y_VIDEO_RX6_POS   3U
 
#define VID_RX_Y_VIDEO_RX8_ADDR   0x11AU
 
#define VID_RX_Y_VIDEO_RX8_DEFAULT   0x02U
 
#define VID_SEQ_ERR_VID_RX_Y_VIDEO_RX8_ADDR   0x11AU
 
#define VID_SEQ_ERR_VID_RX_Y_VIDEO_RX8_MASK   0x10U
 
#define VID_SEQ_ERR_VID_RX_Y_VIDEO_RX8_POS   4U
 
#define VID_PKT_DET_VID_RX_Y_VIDEO_RX8_ADDR   0x11AU
 
#define VID_PKT_DET_VID_RX_Y_VIDEO_RX8_MASK   0x20U
 
#define VID_PKT_DET_VID_RX_Y_VIDEO_RX8_POS   5U
 
#define VID_LOCK_VID_RX_Y_VIDEO_RX8_ADDR   0x11AU
 
#define VID_LOCK_VID_RX_Y_VIDEO_RX8_MASK   0x40U
 
#define VID_LOCK_VID_RX_Y_VIDEO_RX8_POS   6U
 
#define VID_BLK_LEN_ERR_VID_RX_Y_VIDEO_RX8_ADDR   0x11AU
 
#define VID_BLK_LEN_ERR_VID_RX_Y_VIDEO_RX8_MASK   0x80U
 
#define VID_BLK_LEN_ERR_VID_RX_Y_VIDEO_RX8_POS   7U
 
#define VID_RX_Y_VIDEO_RX10_ADDR   0x11CU
 
#define VID_RX_Y_VIDEO_RX10_DEFAULT   0x00U
 
#define MASK_VIDEO_DE_VID_RX_Y_VIDEO_RX10_ADDR   0x11CU
 
#define MASK_VIDEO_DE_VID_RX_Y_VIDEO_RX10_MASK   0x40U
 
#define MASK_VIDEO_DE_VID_RX_Y_VIDEO_RX10_POS   6U
 
#define VID_OVERFLOW_VID_RX_Y_VIDEO_RX10_ADDR   0x11CU
 
#define VID_OVERFLOW_VID_RX_Y_VIDEO_RX10_MASK   0x80U
 
#define VID_OVERFLOW_VID_RX_Y_VIDEO_RX10_POS   7U
 
#define VID_RX_Z_VIDEO_RX0_ADDR   0x124U
 
#define VID_RX_Z_VIDEO_RX0_DEFAULT   0x32U
 
#define DIS_PKT_DET_VID_RX_Z_VIDEO_RX0_ADDR   0x124U
 
#define DIS_PKT_DET_VID_RX_Z_VIDEO_RX0_MASK   0x01U
 
#define DIS_PKT_DET_VID_RX_Z_VIDEO_RX0_POS   0U
 
#define LINE_CRC_EN_VID_RX_Z_VIDEO_RX0_ADDR   0x124U
 
#define LINE_CRC_EN_VID_RX_Z_VIDEO_RX0_MASK   0x02U
 
#define LINE_CRC_EN_VID_RX_Z_VIDEO_RX0_POS   1U
 
#define LINE_CRC_SEL_VID_RX_Z_VIDEO_RX0_ADDR   0x124U
 
#define LINE_CRC_SEL_VID_RX_Z_VIDEO_RX0_MASK   0x04U
 
#define LINE_CRC_SEL_VID_RX_Z_VIDEO_RX0_POS   2U
 
#define LCRC_ERR_VID_RX_Z_VIDEO_RX0_ADDR   0x124U
 
#define LCRC_ERR_VID_RX_Z_VIDEO_RX0_MASK   0x80U
 
#define LCRC_ERR_VID_RX_Z_VIDEO_RX0_POS   7U
 
#define VID_RX_Z_VIDEO_RX3_ADDR   0x127U
 
#define VID_RX_Z_VIDEO_RX3_DEFAULT   0x40U
 
#define HTRACKEN_VID_RX_Z_VIDEO_RX3_ADDR   0x127U
 
#define HTRACKEN_VID_RX_Z_VIDEO_RX3_MASK   0x01U
 
#define HTRACKEN_VID_RX_Z_VIDEO_RX3_POS   0U
 
#define VTRACKEN_VID_RX_Z_VIDEO_RX3_ADDR   0x127U
 
#define VTRACKEN_VID_RX_Z_VIDEO_RX3_MASK   0x02U
 
#define VTRACKEN_VID_RX_Z_VIDEO_RX3_POS   1U
 
#define DTRACKEN_VID_RX_Z_VIDEO_RX3_ADDR   0x127U
 
#define DTRACKEN_VID_RX_Z_VIDEO_RX3_MASK   0x04U
 
#define DTRACKEN_VID_RX_Z_VIDEO_RX3_POS   2U
 
#define HLOCKED_VID_RX_Z_VIDEO_RX3_ADDR   0x127U
 
#define HLOCKED_VID_RX_Z_VIDEO_RX3_MASK   0x08U
 
#define HLOCKED_VID_RX_Z_VIDEO_RX3_POS   3U
 
#define VLOCKED_VID_RX_Z_VIDEO_RX3_ADDR   0x127U
 
#define VLOCKED_VID_RX_Z_VIDEO_RX3_MASK   0x10U
 
#define VLOCKED_VID_RX_Z_VIDEO_RX3_POS   4U
 
#define DLOCKED_VID_RX_Z_VIDEO_RX3_ADDR   0x127U
 
#define DLOCKED_VID_RX_Z_VIDEO_RX3_MASK   0x20U
 
#define DLOCKED_VID_RX_Z_VIDEO_RX3_POS   5U
 
#define HD_TR_MODE_VID_RX_Z_VIDEO_RX3_ADDR   0x127U
 
#define HD_TR_MODE_VID_RX_Z_VIDEO_RX3_MASK   0x40U
 
#define HD_TR_MODE_VID_RX_Z_VIDEO_RX3_POS   6U
 
#define VID_RX_Z_VIDEO_RX6_ADDR   0x12AU
 
#define VID_RX_Z_VIDEO_RX6_DEFAULT   0x02U
 
#define LIM_HEART_VID_RX_Z_VIDEO_RX6_ADDR   0x12AU
 
#define LIM_HEART_VID_RX_Z_VIDEO_RX6_MASK   0x08U
 
#define LIM_HEART_VID_RX_Z_VIDEO_RX6_POS   3U
 
#define VID_RX_Z_VIDEO_RX8_ADDR   0x12CU
 
#define VID_RX_Z_VIDEO_RX8_DEFAULT   0x02U
 
#define VID_SEQ_ERR_VID_RX_Z_VIDEO_RX8_ADDR   0x12CU
 
#define VID_SEQ_ERR_VID_RX_Z_VIDEO_RX8_MASK   0x10U
 
#define VID_SEQ_ERR_VID_RX_Z_VIDEO_RX8_POS   4U
 
#define VID_PKT_DET_VID_RX_Z_VIDEO_RX8_ADDR   0x12CU
 
#define VID_PKT_DET_VID_RX_Z_VIDEO_RX8_MASK   0x20U
 
#define VID_PKT_DET_VID_RX_Z_VIDEO_RX8_POS   5U
 
#define VID_LOCK_VID_RX_Z_VIDEO_RX8_ADDR   0x12CU
 
#define VID_LOCK_VID_RX_Z_VIDEO_RX8_MASK   0x40U
 
#define VID_LOCK_VID_RX_Z_VIDEO_RX8_POS   6U
 
#define VID_BLK_LEN_ERR_VID_RX_Z_VIDEO_RX8_ADDR   0x12CU
 
#define VID_BLK_LEN_ERR_VID_RX_Z_VIDEO_RX8_MASK   0x80U
 
#define VID_BLK_LEN_ERR_VID_RX_Z_VIDEO_RX8_POS   7U
 
#define VID_RX_Z_VIDEO_RX10_ADDR   0x12EU
 
#define VID_RX_Z_VIDEO_RX10_DEFAULT   0x00U
 
#define MASK_VIDEO_DE_VID_RX_Z_VIDEO_RX10_ADDR   0x12EU
 
#define MASK_VIDEO_DE_VID_RX_Z_VIDEO_RX10_MASK   0x40U
 
#define MASK_VIDEO_DE_VID_RX_Z_VIDEO_RX10_POS   6U
 
#define VID_OVERFLOW_VID_RX_Z_VIDEO_RX10_ADDR   0x12EU
 
#define VID_OVERFLOW_VID_RX_Z_VIDEO_RX10_MASK   0x80U
 
#define VID_OVERFLOW_VID_RX_Z_VIDEO_RX10_POS   7U
 
#define VIDEO_PIPE_SEL_VIDEO_PIPE_EN_ADDR   0x160U
 
#define VIDEO_PIPE_SEL_VIDEO_PIPE_EN_DEFAULT   0x03U
 
#define VIDEO_PIPE_EN_VIDEO_PIPE_SEL_VIDEO_PIPE_EN_ADDR   0x160U
 
#define VIDEO_PIPE_EN_VIDEO_PIPE_SEL_VIDEO_PIPE_EN_MASK   0x03U
 
#define VIDEO_PIPE_EN_VIDEO_PIPE_SEL_VIDEO_PIPE_EN_POS   0U
 
#define VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_ADDR   0x161U
 
#define VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_DEFAULT   0x32U
 
#define VIDEO_PIPE_SEL_Y_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_ADDR   0x161U
 
#define VIDEO_PIPE_SEL_Y_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_MASK   0x07U
 
#define VIDEO_PIPE_SEL_Y_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_POS   0U
 
#define VIDEO_PIPE_SEL_Z_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_ADDR   0x161U
 
#define VIDEO_PIPE_SEL_Z_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_MASK   0x38U
 
#define VIDEO_PIPE_SEL_Z_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_POS   3U
 
#define VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U
 
#define VIDEO_PIPE_SEL_LINK_SEL_DEFAULT   0x00U
 
#define UART_0_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U
 
#define UART_0_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK   0x01U
 
#define UART_0_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS   0U
 
#define UART_1_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U
 
#define UART_1_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK   0x02U
 
#define UART_1_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS   1U
 
#define UART_2_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U
 
#define UART_2_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK   0x04U
 
#define UART_2_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS   2U
 
#define SPI_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U
 
#define SPI_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK   0x08U
 
#define SPI_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS   3U
 
#define SPI_SPI_0_ADDR   0x170U
 
#define SPI_SPI_0_DEFAULT   0x08U
 
#define SPI_EN_SPI_SPI_0_ADDR   0x170U
 
#define SPI_EN_SPI_SPI_0_MASK   0x01U
 
#define SPI_EN_SPI_SPI_0_POS   0U
 
#define MST_SLVN_SPI_SPI_0_ADDR   0x170U
 
#define MST_SLVN_SPI_SPI_0_MASK   0x02U
 
#define MST_SLVN_SPI_SPI_0_POS   1U
 
#define SPI_CC_EN_SPI_SPI_0_ADDR   0x170U
 
#define SPI_CC_EN_SPI_SPI_0_MASK   0x04U
 
#define SPI_CC_EN_SPI_SPI_0_POS   2U
 
#define SPI_IGNR_ID_SPI_SPI_0_ADDR   0x170U
 
#define SPI_IGNR_ID_SPI_SPI_0_MASK   0x08U
 
#define SPI_IGNR_ID_SPI_SPI_0_POS   3U
 
#define SPI_CC_TRG_ID_SPI_SPI_0_ADDR   0x170U
 
#define SPI_CC_TRG_ID_SPI_SPI_0_MASK   0x30U
 
#define SPI_CC_TRG_ID_SPI_SPI_0_POS   4U
 
#define SPI_LOC_ID_SPI_SPI_0_ADDR   0x170U
 
#define SPI_LOC_ID_SPI_SPI_0_MASK   0xC0U
 
#define SPI_LOC_ID_SPI_SPI_0_POS   6U
 
#define SPI_SPI_1_ADDR   0x171U
 
#define SPI_SPI_1_DEFAULT   0x1DU
 
#define SPI_BASE_PRIO_SPI_SPI_1_ADDR   0x171U
 
#define SPI_BASE_PRIO_SPI_SPI_1_MASK   0x03U
 
#define SPI_BASE_PRIO_SPI_SPI_1_POS   0U
 
#define SPI_LOC_N_SPI_SPI_1_ADDR   0x171U
 
#define SPI_LOC_N_SPI_SPI_1_MASK   0xFCU
 
#define SPI_LOC_N_SPI_SPI_1_POS   2U
 
#define SPI_SPI_2_ADDR   0x172U
 
#define SPI_SPI_2_DEFAULT   0x03U
 
#define SPIM_SS1_ACT_H_SPI_SPI_2_ADDR   0x172U
 
#define SPIM_SS1_ACT_H_SPI_SPI_2_MASK   0x01U
 
#define SPIM_SS1_ACT_H_SPI_SPI_2_POS   0U
 
#define SPIM_SS2_ACT_H_SPI_SPI_2_ADDR   0x172U
 
#define SPIM_SS2_ACT_H_SPI_SPI_2_MASK   0x02U
 
#define SPIM_SS2_ACT_H_SPI_SPI_2_POS   1U
 
#define SPI_MOD3_SPI_SPI_2_ADDR   0x172U
 
#define SPI_MOD3_SPI_SPI_2_MASK   0x04U
 
#define SPI_MOD3_SPI_SPI_2_POS   2U
 
#define SPI_MOD3_F_SPI_SPI_2_ADDR   0x172U
 
#define SPI_MOD3_F_SPI_SPI_2_MASK   0x08U
 
#define SPI_MOD3_F_SPI_SPI_2_POS   3U
 
#define FULL_SCK_SETUP_SPI_SPI_2_ADDR   0x172U
 
#define FULL_SCK_SETUP_SPI_SPI_2_MASK   0x10U
 
#define FULL_SCK_SETUP_SPI_SPI_2_POS   4U
 
#define REQ_HOLD_OFF_SPI_SPI_2_ADDR   0x172U
 
#define REQ_HOLD_OFF_SPI_SPI_2_MASK   0xE0U
 
#define REQ_HOLD_OFF_SPI_SPI_2_POS   5U
 
#define SPI_SPI_3_ADDR   0x173U
 
#define SPI_SPI_3_DEFAULT   0x00U
 
#define SPIM_SS_DLY_CLKS_SPI_SPI_3_ADDR   0x173U
 
#define SPIM_SS_DLY_CLKS_SPI_SPI_3_MASK   0xFFU
 
#define SPIM_SS_DLY_CLKS_SPI_SPI_3_POS   0U
 
#define SPI_SPI_4_ADDR   0x174U
 
#define SPI_SPI_4_DEFAULT   0x00U
 
#define SPIM_SCK_LO_CLKS_SPI_SPI_4_ADDR   0x174U
 
#define SPIM_SCK_LO_CLKS_SPI_SPI_4_MASK   0xFFU
 
#define SPIM_SCK_LO_CLKS_SPI_SPI_4_POS   0U
 
#define SPI_SPI_5_ADDR   0x175U
 
#define SPI_SPI_5_DEFAULT   0x00U
 
#define SPIM_SCK_HI_CLKS_SPI_SPI_5_ADDR   0x175U
 
#define SPIM_SCK_HI_CLKS_SPI_SPI_5_MASK   0xFFU
 
#define SPIM_SCK_HI_CLKS_SPI_SPI_5_POS   0U
 
#define SPI_SPI_6_ADDR   0x176U
 
#define SPI_SPI_6_DEFAULT   0x00U
 
#define RWN_IO_EN_SPI_SPI_6_ADDR   0x176U
 
#define RWN_IO_EN_SPI_SPI_6_MASK   0x01U
 
#define RWN_IO_EN_SPI_SPI_6_POS   0U
 
#define BNE_IO_EN_SPI_SPI_6_ADDR   0x176U
 
#define BNE_IO_EN_SPI_SPI_6_MASK   0x02U
 
#define BNE_IO_EN_SPI_SPI_6_POS   1U
 
#define SS_IO_EN_1_SPI_SPI_6_ADDR   0x176U
 
#define SS_IO_EN_1_SPI_SPI_6_MASK   0x04U
 
#define SS_IO_EN_1_SPI_SPI_6_POS   2U
 
#define SS_IO_EN_2_SPI_SPI_6_ADDR   0x176U
 
#define SS_IO_EN_2_SPI_SPI_6_MASK   0x08U
 
#define SS_IO_EN_2_SPI_SPI_6_POS   3U
 
#define SPIS_RWN_SPI_SPI_6_ADDR   0x176U
 
#define SPIS_RWN_SPI_SPI_6_MASK   0x10U
 
#define SPIS_RWN_SPI_SPI_6_POS   4U
 
#define BNE_SPI_SPI_6_ADDR   0x176U
 
#define BNE_SPI_SPI_6_MASK   0x20U
 
#define BNE_SPI_SPI_6_POS   5U
 
#define SPI_SPI_7_ADDR   0x177U
 
#define SPI_SPI_7_DEFAULT   0x00U
 
#define SPIS_BYTE_CNT_SPI_SPI_7_ADDR   0x177U
 
#define SPIS_BYTE_CNT_SPI_SPI_7_MASK   0x1FU
 
#define SPIS_BYTE_CNT_SPI_SPI_7_POS   0U
 
#define RO_ALT_SPI_SPI_7_ADDR   0x177U
 
#define RO_ALT_SPI_SPI_7_MASK   0x20U
 
#define RO_ALT_SPI_SPI_7_POS   5U
 
#define SPI_TX_OVRFLW_SPI_SPI_7_ADDR   0x177U
 
#define SPI_TX_OVRFLW_SPI_SPI_7_MASK   0x40U
 
#define SPI_TX_OVRFLW_SPI_SPI_7_POS   6U
 
#define SPI_RX_OVRFLW_SPI_SPI_7_ADDR   0x177U
 
#define SPI_RX_OVRFLW_SPI_SPI_7_MASK   0x80U
 
#define SPI_RX_OVRFLW_SPI_SPI_7_POS   7U
 
#define SPI_SPI_8_ADDR   0x178U
 
#define SPI_SPI_8_DEFAULT   0x00U
 
#define REQ_HOLD_OFF_TO_SPI_SPI_8_ADDR   0x178U
 
#define REQ_HOLD_OFF_TO_SPI_SPI_8_MASK   0xFFU
 
#define REQ_HOLD_OFF_TO_SPI_SPI_8_POS   0U
 
#define WM_WM_0_ADDR   0x190U
 
#define WM_WM_0_DEFAULT   0x00U
 
#define WM_EN_WM_WM_0_ADDR   0x190U
 
#define WM_EN_WM_WM_0_MASK   0x01U
 
#define WM_EN_WM_WM_0_POS   0U
 
#define WM_DET_WM_WM_0_ADDR   0x190U
 
#define WM_DET_WM_WM_0_MASK   0x0CU
 
#define WM_DET_WM_WM_0_POS   2U
 
#define WM_MODE_WM_WM_0_ADDR   0x190U
 
#define WM_MODE_WM_WM_0_MASK   0x70U
 
#define WM_MODE_WM_WM_0_POS   4U
 
#define WM_LEN_WM_WM_0_ADDR   0x190U
 
#define WM_LEN_WM_WM_0_MASK   0x80U
 
#define WM_LEN_WM_WM_0_POS   7U
 
#define WM_WM_2_ADDR   0x192U
 
#define WM_WM_2_DEFAULT   0x50U
 
#define WM_NPFILT_WM_WM_2_ADDR   0x192U
 
#define WM_NPFILT_WM_WM_2_MASK   0x03U
 
#define WM_NPFILT_WM_WM_2_POS   0U
 
#define VSYNCPOL_WM_WM_2_ADDR   0x192U
 
#define VSYNCPOL_WM_WM_2_MASK   0x04U
 
#define VSYNCPOL_WM_WM_2_POS   2U
 
#define HSYNCPOL_WM_WM_2_ADDR   0x192U
 
#define HSYNCPOL_WM_WM_2_MASK   0x08U
 
#define HSYNCPOL_WM_WM_2_POS   3U
 
#define WM_WM_4_ADDR   0x194U
 
#define WM_WM_4_DEFAULT   0x10U
 
#define WM_MASKMODE_WM_WM_4_ADDR   0x194U
 
#define WM_MASKMODE_WM_WM_4_MASK   0x03U
 
#define WM_MASKMODE_WM_WM_4_POS   0U
 
#define WM_WM_5_ADDR   0x195U
 
#define WM_WM_5_DEFAULT   0x00U
 
#define WM_ERROR_WM_WM_5_ADDR   0x195U
 
#define WM_ERROR_WM_WM_5_MASK   0x01U
 
#define WM_ERROR_WM_WM_5_POS   0U
 
#define WM_DETOUT_WM_WM_5_ADDR   0x195U
 
#define WM_DETOUT_WM_WM_5_MASK   0x02U
 
#define WM_DETOUT_WM_WM_5_POS   1U
 
#define WM_WM_6_ADDR   0x196U
 
#define WM_WM_6_DEFAULT   0x00U
 
#define WM_TIMER_WM_WM_6_ADDR   0x196U
 
#define WM_TIMER_WM_WM_6_MASK   0xFFU
 
#define WM_TIMER_WM_WM_6_POS   0U
 
#define WM_WM_WREN_0_ADDR   0x1AEU
 
#define WM_WM_WREN_0_DEFAULT   0x00U
 
#define WM_WREN_L_WM_WM_WREN_0_ADDR   0x1AEU
 
#define WM_WREN_L_WM_WM_WREN_0_MASK   0xFFU
 
#define WM_WREN_L_WM_WM_WREN_0_POS   0U
 
#define WM_WM_WREN_1_ADDR   0x1AFU
 
#define WM_WM_WREN_1_DEFAULT   0x00U
 
#define WM_WREN_H_WM_WM_WREN_1_ADDR   0x1AFU
 
#define WM_WREN_H_WM_WM_WREN_1_MASK   0xFFU
 
#define WM_WREN_H_WM_WM_WREN_1_POS   0U
 
#define VRX_Y_CROSS_0_ADDR   0x1E0U
 
#define VRX_Y_CROSS_0_DEFAULT   0x00U
 
#define CROSS0_VRX_Y_CROSS_0_ADDR   0x1E0U
 
#define CROSS0_VRX_Y_CROSS_0_MASK   0x1FU
 
#define CROSS0_VRX_Y_CROSS_0_POS   0U
 
#define CROSS0_F_VRX_Y_CROSS_0_ADDR   0x1E0U
 
#define CROSS0_F_VRX_Y_CROSS_0_MASK   0x20U
 
#define CROSS0_F_VRX_Y_CROSS_0_POS   5U
 
#define CROSS0_I_VRX_Y_CROSS_0_ADDR   0x1E0U
 
#define CROSS0_I_VRX_Y_CROSS_0_MASK   0x40U
 
#define CROSS0_I_VRX_Y_CROSS_0_POS   6U
 
#define VRX_Y_CROSS_1_ADDR   0x1E1U
 
#define VRX_Y_CROSS_1_DEFAULT   0x01U
 
#define CROSS1_VRX_Y_CROSS_1_ADDR   0x1E1U
 
#define CROSS1_VRX_Y_CROSS_1_MASK   0x1FU
 
#define CROSS1_VRX_Y_CROSS_1_POS   0U
 
#define CROSS1_F_VRX_Y_CROSS_1_ADDR   0x1E1U
 
#define CROSS1_F_VRX_Y_CROSS_1_MASK   0x20U
 
#define CROSS1_F_VRX_Y_CROSS_1_POS   5U
 
#define CROSS1_I_VRX_Y_CROSS_1_ADDR   0x1E1U
 
#define CROSS1_I_VRX_Y_CROSS_1_MASK   0x40U
 
#define CROSS1_I_VRX_Y_CROSS_1_POS   6U
 
#define VRX_Y_CROSS_2_ADDR   0x1E2U
 
#define VRX_Y_CROSS_2_DEFAULT   0x02U
 
#define CROSS2_VRX_Y_CROSS_2_ADDR   0x1E2U
 
#define CROSS2_VRX_Y_CROSS_2_MASK   0x1FU
 
#define CROSS2_VRX_Y_CROSS_2_POS   0U
 
#define CROSS2_F_VRX_Y_CROSS_2_ADDR   0x1E2U
 
#define CROSS2_F_VRX_Y_CROSS_2_MASK   0x20U
 
#define CROSS2_F_VRX_Y_CROSS_2_POS   5U
 
#define CROSS2_I_VRX_Y_CROSS_2_ADDR   0x1E2U
 
#define CROSS2_I_VRX_Y_CROSS_2_MASK   0x40U
 
#define CROSS2_I_VRX_Y_CROSS_2_POS   6U
 
#define VRX_Y_CROSS_3_ADDR   0x1E3U
 
#define VRX_Y_CROSS_3_DEFAULT   0x03U
 
#define CROSS3_VRX_Y_CROSS_3_ADDR   0x1E3U
 
#define CROSS3_VRX_Y_CROSS_3_MASK   0x1FU
 
#define CROSS3_VRX_Y_CROSS_3_POS   0U
 
#define CROSS3_F_VRX_Y_CROSS_3_ADDR   0x1E3U
 
#define CROSS3_F_VRX_Y_CROSS_3_MASK   0x20U
 
#define CROSS3_F_VRX_Y_CROSS_3_POS   5U
 
#define CROSS3_I_VRX_Y_CROSS_3_ADDR   0x1E3U
 
#define CROSS3_I_VRX_Y_CROSS_3_MASK   0x40U
 
#define CROSS3_I_VRX_Y_CROSS_3_POS   6U
 
#define VRX_Y_CROSS_4_ADDR   0x1E4U
 
#define VRX_Y_CROSS_4_DEFAULT   0x04U
 
#define CROSS4_VRX_Y_CROSS_4_ADDR   0x1E4U
 
#define CROSS4_VRX_Y_CROSS_4_MASK   0x1FU
 
#define CROSS4_VRX_Y_CROSS_4_POS   0U
 
#define CROSS4_F_VRX_Y_CROSS_4_ADDR   0x1E4U
 
#define CROSS4_F_VRX_Y_CROSS_4_MASK   0x20U
 
#define CROSS4_F_VRX_Y_CROSS_4_POS   5U
 
#define CROSS4_I_VRX_Y_CROSS_4_ADDR   0x1E4U
 
#define CROSS4_I_VRX_Y_CROSS_4_MASK   0x40U
 
#define CROSS4_I_VRX_Y_CROSS_4_POS   6U
 
#define VRX_Y_CROSS_5_ADDR   0x1E5U
 
#define VRX_Y_CROSS_5_DEFAULT   0x05U
 
#define CROSS5_VRX_Y_CROSS_5_ADDR   0x1E5U
 
#define CROSS5_VRX_Y_CROSS_5_MASK   0x1FU
 
#define CROSS5_VRX_Y_CROSS_5_POS   0U
 
#define CROSS5_F_VRX_Y_CROSS_5_ADDR   0x1E5U
 
#define CROSS5_F_VRX_Y_CROSS_5_MASK   0x20U
 
#define CROSS5_F_VRX_Y_CROSS_5_POS   5U
 
#define CROSS5_I_VRX_Y_CROSS_5_ADDR   0x1E5U
 
#define CROSS5_I_VRX_Y_CROSS_5_MASK   0x40U
 
#define CROSS5_I_VRX_Y_CROSS_5_POS   6U
 
#define VRX_Y_CROSS_6_ADDR   0x1E6U
 
#define VRX_Y_CROSS_6_DEFAULT   0x06U
 
#define CROSS6_VRX_Y_CROSS_6_ADDR   0x1E6U
 
#define CROSS6_VRX_Y_CROSS_6_MASK   0x1FU
 
#define CROSS6_VRX_Y_CROSS_6_POS   0U
 
#define CROSS6_F_VRX_Y_CROSS_6_ADDR   0x1E6U
 
#define CROSS6_F_VRX_Y_CROSS_6_MASK   0x20U
 
#define CROSS6_F_VRX_Y_CROSS_6_POS   5U
 
#define CROSS6_I_VRX_Y_CROSS_6_ADDR   0x1E6U
 
#define CROSS6_I_VRX_Y_CROSS_6_MASK   0x40U
 
#define CROSS6_I_VRX_Y_CROSS_6_POS   6U
 
#define VRX_Y_CROSS_7_ADDR   0x1E7U
 
#define VRX_Y_CROSS_7_DEFAULT   0x07U
 
#define CROSS7_VRX_Y_CROSS_7_ADDR   0x1E7U
 
#define CROSS7_VRX_Y_CROSS_7_MASK   0x1FU
 
#define CROSS7_VRX_Y_CROSS_7_POS   0U
 
#define CROSS7_F_VRX_Y_CROSS_7_ADDR   0x1E7U
 
#define CROSS7_F_VRX_Y_CROSS_7_MASK   0x20U
 
#define CROSS7_F_VRX_Y_CROSS_7_POS   5U
 
#define CROSS7_I_VRX_Y_CROSS_7_ADDR   0x1E7U
 
#define CROSS7_I_VRX_Y_CROSS_7_MASK   0x40U
 
#define CROSS7_I_VRX_Y_CROSS_7_POS   6U
 
#define VRX_Y_CROSS_8_ADDR   0x1E8U
 
#define VRX_Y_CROSS_8_DEFAULT   0x08U
 
#define CROSS8_VRX_Y_CROSS_8_ADDR   0x1E8U
 
#define CROSS8_VRX_Y_CROSS_8_MASK   0x1FU
 
#define CROSS8_VRX_Y_CROSS_8_POS   0U
 
#define CROSS8_F_VRX_Y_CROSS_8_ADDR   0x1E8U
 
#define CROSS8_F_VRX_Y_CROSS_8_MASK   0x20U
 
#define CROSS8_F_VRX_Y_CROSS_8_POS   5U
 
#define CROSS8_I_VRX_Y_CROSS_8_ADDR   0x1E8U
 
#define CROSS8_I_VRX_Y_CROSS_8_MASK   0x40U
 
#define CROSS8_I_VRX_Y_CROSS_8_POS   6U
 
#define VRX_Y_CROSS_9_ADDR   0x1E9U
 
#define VRX_Y_CROSS_9_DEFAULT   0x09U
 
#define CROSS9_VRX_Y_CROSS_9_ADDR   0x1E9U
 
#define CROSS9_VRX_Y_CROSS_9_MASK   0x1FU
 
#define CROSS9_VRX_Y_CROSS_9_POS   0U
 
#define CROSS9_F_VRX_Y_CROSS_9_ADDR   0x1E9U
 
#define CROSS9_F_VRX_Y_CROSS_9_MASK   0x20U
 
#define CROSS9_F_VRX_Y_CROSS_9_POS   5U
 
#define CROSS9_I_VRX_Y_CROSS_9_ADDR   0x1E9U
 
#define CROSS9_I_VRX_Y_CROSS_9_MASK   0x40U
 
#define CROSS9_I_VRX_Y_CROSS_9_POS   6U
 
#define VRX_Y_CROSS_10_ADDR   0x1EAU
 
#define VRX_Y_CROSS_10_DEFAULT   0x0AU
 
#define CROSS10_VRX_Y_CROSS_10_ADDR   0x1EAU
 
#define CROSS10_VRX_Y_CROSS_10_MASK   0x1FU
 
#define CROSS10_VRX_Y_CROSS_10_POS   0U
 
#define CROSS10_F_VRX_Y_CROSS_10_ADDR   0x1EAU
 
#define CROSS10_F_VRX_Y_CROSS_10_MASK   0x20U
 
#define CROSS10_F_VRX_Y_CROSS_10_POS   5U
 
#define CROSS10_I_VRX_Y_CROSS_10_ADDR   0x1EAU
 
#define CROSS10_I_VRX_Y_CROSS_10_MASK   0x40U
 
#define CROSS10_I_VRX_Y_CROSS_10_POS   6U
 
#define VRX_Y_CROSS_11_ADDR   0x1EBU
 
#define VRX_Y_CROSS_11_DEFAULT   0x0BU
 
#define CROSS11_VRX_Y_CROSS_11_ADDR   0x1EBU
 
#define CROSS11_VRX_Y_CROSS_11_MASK   0x1FU
 
#define CROSS11_VRX_Y_CROSS_11_POS   0U
 
#define CROSS11_F_VRX_Y_CROSS_11_ADDR   0x1EBU
 
#define CROSS11_F_VRX_Y_CROSS_11_MASK   0x20U
 
#define CROSS11_F_VRX_Y_CROSS_11_POS   5U
 
#define CROSS11_I_VRX_Y_CROSS_11_ADDR   0x1EBU
 
#define CROSS11_I_VRX_Y_CROSS_11_MASK   0x40U
 
#define CROSS11_I_VRX_Y_CROSS_11_POS   6U
 
#define VRX_Y_CROSS_12_ADDR   0x1ECU
 
#define VRX_Y_CROSS_12_DEFAULT   0x0CU
 
#define CROSS12_VRX_Y_CROSS_12_ADDR   0x1ECU
 
#define CROSS12_VRX_Y_CROSS_12_MASK   0x1FU
 
#define CROSS12_VRX_Y_CROSS_12_POS   0U
 
#define CROSS12_F_VRX_Y_CROSS_12_ADDR   0x1ECU
 
#define CROSS12_F_VRX_Y_CROSS_12_MASK   0x20U
 
#define CROSS12_F_VRX_Y_CROSS_12_POS   5U
 
#define CROSS12_I_VRX_Y_CROSS_12_ADDR   0x1ECU
 
#define CROSS12_I_VRX_Y_CROSS_12_MASK   0x40U
 
#define CROSS12_I_VRX_Y_CROSS_12_POS   6U
 
#define VRX_Y_CROSS_13_ADDR   0x1EDU
 
#define VRX_Y_CROSS_13_DEFAULT   0x0DU
 
#define CROSS13_VRX_Y_CROSS_13_ADDR   0x1EDU
 
#define CROSS13_VRX_Y_CROSS_13_MASK   0x1FU
 
#define CROSS13_VRX_Y_CROSS_13_POS   0U
 
#define CROSS13_F_VRX_Y_CROSS_13_ADDR   0x1EDU
 
#define CROSS13_F_VRX_Y_CROSS_13_MASK   0x20U
 
#define CROSS13_F_VRX_Y_CROSS_13_POS   5U
 
#define CROSS13_I_VRX_Y_CROSS_13_ADDR   0x1EDU
 
#define CROSS13_I_VRX_Y_CROSS_13_MASK   0x40U
 
#define CROSS13_I_VRX_Y_CROSS_13_POS   6U
 
#define VRX_Y_CROSS_14_ADDR   0x1EEU
 
#define VRX_Y_CROSS_14_DEFAULT   0x0EU
 
#define CROSS14_VRX_Y_CROSS_14_ADDR   0x1EEU
 
#define CROSS14_VRX_Y_CROSS_14_MASK   0x1FU
 
#define CROSS14_VRX_Y_CROSS_14_POS   0U
 
#define CROSS14_F_VRX_Y_CROSS_14_ADDR   0x1EEU
 
#define CROSS14_F_VRX_Y_CROSS_14_MASK   0x20U
 
#define CROSS14_F_VRX_Y_CROSS_14_POS   5U
 
#define CROSS14_I_VRX_Y_CROSS_14_ADDR   0x1EEU
 
#define CROSS14_I_VRX_Y_CROSS_14_MASK   0x40U
 
#define CROSS14_I_VRX_Y_CROSS_14_POS   6U
 
#define VRX_Y_CROSS_15_ADDR   0x1EFU
 
#define VRX_Y_CROSS_15_DEFAULT   0x0FU
 
#define CROSS15_VRX_Y_CROSS_15_ADDR   0x1EFU
 
#define CROSS15_VRX_Y_CROSS_15_MASK   0x1FU
 
#define CROSS15_VRX_Y_CROSS_15_POS   0U
 
#define CROSS15_F_VRX_Y_CROSS_15_ADDR   0x1EFU
 
#define CROSS15_F_VRX_Y_CROSS_15_MASK   0x20U
 
#define CROSS15_F_VRX_Y_CROSS_15_POS   5U
 
#define CROSS15_I_VRX_Y_CROSS_15_ADDR   0x1EFU
 
#define CROSS15_I_VRX_Y_CROSS_15_MASK   0x40U
 
#define CROSS15_I_VRX_Y_CROSS_15_POS   6U
 
#define VRX_Y_CROSS_16_ADDR   0x1F0U
 
#define VRX_Y_CROSS_16_DEFAULT   0x10U
 
#define CROSS16_VRX_Y_CROSS_16_ADDR   0x1F0U
 
#define CROSS16_VRX_Y_CROSS_16_MASK   0x1FU
 
#define CROSS16_VRX_Y_CROSS_16_POS   0U
 
#define CROSS16_F_VRX_Y_CROSS_16_ADDR   0x1F0U
 
#define CROSS16_F_VRX_Y_CROSS_16_MASK   0x20U
 
#define CROSS16_F_VRX_Y_CROSS_16_POS   5U
 
#define CROSS16_I_VRX_Y_CROSS_16_ADDR   0x1F0U
 
#define CROSS16_I_VRX_Y_CROSS_16_MASK   0x40U
 
#define CROSS16_I_VRX_Y_CROSS_16_POS   6U
 
#define VRX_Y_CROSS_17_ADDR   0x1F1U
 
#define VRX_Y_CROSS_17_DEFAULT   0x11U
 
#define CROSS17_VRX_Y_CROSS_17_ADDR   0x1F1U
 
#define CROSS17_VRX_Y_CROSS_17_MASK   0x1FU
 
#define CROSS17_VRX_Y_CROSS_17_POS   0U
 
#define CROSS17_F_VRX_Y_CROSS_17_ADDR   0x1F1U
 
#define CROSS17_F_VRX_Y_CROSS_17_MASK   0x20U
 
#define CROSS17_F_VRX_Y_CROSS_17_POS   5U
 
#define CROSS17_I_VRX_Y_CROSS_17_ADDR   0x1F1U
 
#define CROSS17_I_VRX_Y_CROSS_17_MASK   0x40U
 
#define CROSS17_I_VRX_Y_CROSS_17_POS   6U
 
#define VRX_Y_CROSS_18_ADDR   0x1F2U
 
#define VRX_Y_CROSS_18_DEFAULT   0x12U
 
#define CROSS18_VRX_Y_CROSS_18_ADDR   0x1F2U
 
#define CROSS18_VRX_Y_CROSS_18_MASK   0x1FU
 
#define CROSS18_VRX_Y_CROSS_18_POS   0U
 
#define CROSS18_F_VRX_Y_CROSS_18_ADDR   0x1F2U
 
#define CROSS18_F_VRX_Y_CROSS_18_MASK   0x20U
 
#define CROSS18_F_VRX_Y_CROSS_18_POS   5U
 
#define CROSS18_I_VRX_Y_CROSS_18_ADDR   0x1F2U
 
#define CROSS18_I_VRX_Y_CROSS_18_MASK   0x40U
 
#define CROSS18_I_VRX_Y_CROSS_18_POS   6U
 
#define VRX_Y_CROSS_19_ADDR   0x1F3U
 
#define VRX_Y_CROSS_19_DEFAULT   0x13U
 
#define CROSS19_VRX_Y_CROSS_19_ADDR   0x1F3U
 
#define CROSS19_VRX_Y_CROSS_19_MASK   0x1FU
 
#define CROSS19_VRX_Y_CROSS_19_POS   0U
 
#define CROSS19_F_VRX_Y_CROSS_19_ADDR   0x1F3U
 
#define CROSS19_F_VRX_Y_CROSS_19_MASK   0x20U
 
#define CROSS19_F_VRX_Y_CROSS_19_POS   5U
 
#define CROSS19_I_VRX_Y_CROSS_19_ADDR   0x1F3U
 
#define CROSS19_I_VRX_Y_CROSS_19_MASK   0x40U
 
#define CROSS19_I_VRX_Y_CROSS_19_POS   6U
 
#define VRX_Y_CROSS_20_ADDR   0x1F4U
 
#define VRX_Y_CROSS_20_DEFAULT   0x14U
 
#define CROSS20_VRX_Y_CROSS_20_ADDR   0x1F4U
 
#define CROSS20_VRX_Y_CROSS_20_MASK   0x1FU
 
#define CROSS20_VRX_Y_CROSS_20_POS   0U
 
#define CROSS20_F_VRX_Y_CROSS_20_ADDR   0x1F4U
 
#define CROSS20_F_VRX_Y_CROSS_20_MASK   0x20U
 
#define CROSS20_F_VRX_Y_CROSS_20_POS   5U
 
#define CROSS20_I_VRX_Y_CROSS_20_ADDR   0x1F4U
 
#define CROSS20_I_VRX_Y_CROSS_20_MASK   0x40U
 
#define CROSS20_I_VRX_Y_CROSS_20_POS   6U
 
#define VRX_Y_CROSS_21_ADDR   0x1F5U
 
#define VRX_Y_CROSS_21_DEFAULT   0x15U
 
#define CROSS21_VRX_Y_CROSS_21_ADDR   0x1F5U
 
#define CROSS21_VRX_Y_CROSS_21_MASK   0x1FU
 
#define CROSS21_VRX_Y_CROSS_21_POS   0U
 
#define CROSS21_F_VRX_Y_CROSS_21_ADDR   0x1F5U
 
#define CROSS21_F_VRX_Y_CROSS_21_MASK   0x20U
 
#define CROSS21_F_VRX_Y_CROSS_21_POS   5U
 
#define CROSS21_I_VRX_Y_CROSS_21_ADDR   0x1F5U
 
#define CROSS21_I_VRX_Y_CROSS_21_MASK   0x40U
 
#define CROSS21_I_VRX_Y_CROSS_21_POS   6U
 
#define VRX_Y_CROSS_22_ADDR   0x1F6U
 
#define VRX_Y_CROSS_22_DEFAULT   0x16U
 
#define CROSS22_VRX_Y_CROSS_22_ADDR   0x1F6U
 
#define CROSS22_VRX_Y_CROSS_22_MASK   0x1FU
 
#define CROSS22_VRX_Y_CROSS_22_POS   0U
 
#define CROSS22_F_VRX_Y_CROSS_22_ADDR   0x1F6U
 
#define CROSS22_F_VRX_Y_CROSS_22_MASK   0x20U
 
#define CROSS22_F_VRX_Y_CROSS_22_POS   5U
 
#define CROSS22_I_VRX_Y_CROSS_22_ADDR   0x1F6U
 
#define CROSS22_I_VRX_Y_CROSS_22_MASK   0x40U
 
#define CROSS22_I_VRX_Y_CROSS_22_POS   6U
 
#define VRX_Y_CROSS_23_ADDR   0x1F7U
 
#define VRX_Y_CROSS_23_DEFAULT   0x17U
 
#define CROSS23_VRX_Y_CROSS_23_ADDR   0x1F7U
 
#define CROSS23_VRX_Y_CROSS_23_MASK   0x1FU
 
#define CROSS23_VRX_Y_CROSS_23_POS   0U
 
#define CROSS23_F_VRX_Y_CROSS_23_ADDR   0x1F7U
 
#define CROSS23_F_VRX_Y_CROSS_23_MASK   0x20U
 
#define CROSS23_F_VRX_Y_CROSS_23_POS   5U
 
#define CROSS23_I_VRX_Y_CROSS_23_ADDR   0x1F7U
 
#define CROSS23_I_VRX_Y_CROSS_23_MASK   0x40U
 
#define CROSS23_I_VRX_Y_CROSS_23_POS   6U
 
#define VRX_Y_CROSS_HS_ADDR   0x1F8U
 
#define VRX_Y_CROSS_HS_DEFAULT   0x18U
 
#define CROSS_HS_VRX_Y_CROSS_HS_ADDR   0x1F8U
 
#define CROSS_HS_VRX_Y_CROSS_HS_MASK   0x1FU
 
#define CROSS_HS_VRX_Y_CROSS_HS_POS   0U
 
#define CROSS_HS_F_VRX_Y_CROSS_HS_ADDR   0x1F8U
 
#define CROSS_HS_F_VRX_Y_CROSS_HS_MASK   0x20U
 
#define CROSS_HS_F_VRX_Y_CROSS_HS_POS   5U
 
#define CROSS_HS_I_VRX_Y_CROSS_HS_ADDR   0x1F8U
 
#define CROSS_HS_I_VRX_Y_CROSS_HS_MASK   0x40U
 
#define CROSS_HS_I_VRX_Y_CROSS_HS_POS   6U
 
#define VRX_Y_CROSS_VS_ADDR   0x1F9U
 
#define VRX_Y_CROSS_VS_DEFAULT   0x19U
 
#define CROSS_VS_VRX_Y_CROSS_VS_ADDR   0x1F9U
 
#define CROSS_VS_VRX_Y_CROSS_VS_MASK   0x1FU
 
#define CROSS_VS_VRX_Y_CROSS_VS_POS   0U
 
#define CROSS_VS_F_VRX_Y_CROSS_VS_ADDR   0x1F9U
 
#define CROSS_VS_F_VRX_Y_CROSS_VS_MASK   0x20U
 
#define CROSS_VS_F_VRX_Y_CROSS_VS_POS   5U
 
#define CROSS_VS_I_VRX_Y_CROSS_VS_ADDR   0x1F9U
 
#define CROSS_VS_I_VRX_Y_CROSS_VS_MASK   0x40U
 
#define CROSS_VS_I_VRX_Y_CROSS_VS_POS   6U
 
#define VRX_Y_CROSS_DE_ADDR   0x1FAU
 
#define VRX_Y_CROSS_DE_DEFAULT   0x1AU
 
#define CROSS_DE_VRX_Y_CROSS_DE_ADDR   0x1FAU
 
#define CROSS_DE_VRX_Y_CROSS_DE_MASK   0x1FU
 
#define CROSS_DE_VRX_Y_CROSS_DE_POS   0U
 
#define CROSS_DE_F_VRX_Y_CROSS_DE_ADDR   0x1FAU
 
#define CROSS_DE_F_VRX_Y_CROSS_DE_MASK   0x20U
 
#define CROSS_DE_F_VRX_Y_CROSS_DE_POS   5U
 
#define CROSS_DE_I_VRX_Y_CROSS_DE_ADDR   0x1FAU
 
#define CROSS_DE_I_VRX_Y_CROSS_DE_MASK   0x40U
 
#define CROSS_DE_I_VRX_Y_CROSS_DE_POS   6U
 
#define VRX_Y_PRBS_ERR_ADDR   0x1FBU
 
#define VRX_Y_PRBS_ERR_DEFAULT   0x00U
 
#define VPRBS_ERR_VRX_Y_PRBS_ERR_ADDR   0x1FBU
 
#define VPRBS_ERR_VRX_Y_PRBS_ERR_MASK   0xFFU
 
#define VPRBS_ERR_VRX_Y_PRBS_ERR_POS   0U
 
#define VRX_Y_VPRBS_ADDR   0x1FCU
 
#define VRX_Y_VPRBS_DEFAULT   0x80U
 
#define VIDEO_LOCK_VRX_Y_VPRBS_ADDR   0x1FCU
 
#define VIDEO_LOCK_VRX_Y_VPRBS_MASK   0x01U
 
#define VIDEO_LOCK_VRX_Y_VPRBS_POS   0U
 
#define VPRBS_CHK_EN_VRX_Y_VPRBS_ADDR   0x1FCU
 
#define VPRBS_CHK_EN_VRX_Y_VPRBS_MASK   0x10U
 
#define VPRBS_CHK_EN_VRX_Y_VPRBS_POS   4U
 
#define VPRBS_FAIL_VRX_Y_VPRBS_ADDR   0x1FCU
 
#define VPRBS_FAIL_VRX_Y_VPRBS_MASK   0x20U
 
#define VPRBS_FAIL_VRX_Y_VPRBS_POS   5U
 
#define PATGEN_CLK_SRC_VRX_Y_VPRBS_ADDR   0x1FCU
 
#define PATGEN_CLK_SRC_VRX_Y_VPRBS_MASK   0x80U
 
#define PATGEN_CLK_SRC_VRX_Y_VPRBS_POS   7U
 
#define VRX_Y_CROSS_27_ADDR   0x1FDU
 
#define VRX_Y_CROSS_27_DEFAULT   0x1BU
 
#define CROSS27_VRX_Y_CROSS_27_ADDR   0x1FDU
 
#define CROSS27_VRX_Y_CROSS_27_MASK   0x1FU
 
#define CROSS27_VRX_Y_CROSS_27_POS   0U
 
#define CROSS27_F_VRX_Y_CROSS_27_ADDR   0x1FDU
 
#define CROSS27_F_VRX_Y_CROSS_27_MASK   0x20U
 
#define CROSS27_F_VRX_Y_CROSS_27_POS   5U
 
#define CROSS27_I_VRX_Y_CROSS_27_ADDR   0x1FDU
 
#define CROSS27_I_VRX_Y_CROSS_27_MASK   0x40U
 
#define CROSS27_I_VRX_Y_CROSS_27_POS   6U
 
#define ALT_CROSSBAR_VRX_Y_CROSS_27_ADDR   0x1FDU
 
#define ALT_CROSSBAR_VRX_Y_CROSS_27_MASK   0x80U
 
#define ALT_CROSSBAR_VRX_Y_CROSS_27_POS   7U
 
#define VRX_Y_CROSS_28_ADDR   0x1FEU
 
#define VRX_Y_CROSS_28_DEFAULT   0x1CU
 
#define CROSS28_VRX_Y_CROSS_28_ADDR   0x1FEU
 
#define CROSS28_VRX_Y_CROSS_28_MASK   0x1FU
 
#define CROSS28_VRX_Y_CROSS_28_POS   0U
 
#define CROSS28_F_VRX_Y_CROSS_28_ADDR   0x1FEU
 
#define CROSS28_F_VRX_Y_CROSS_28_MASK   0x20U
 
#define CROSS28_F_VRX_Y_CROSS_28_POS   5U
 
#define CROSS28_I_VRX_Y_CROSS_28_ADDR   0x1FEU
 
#define CROSS28_I_VRX_Y_CROSS_28_MASK   0x40U
 
#define CROSS28_I_VRX_Y_CROSS_28_POS   6U
 
#define VRX_Y_CROSS_29_ADDR   0x1FFU
 
#define VRX_Y_CROSS_29_DEFAULT   0x1DU
 
#define CROSS29_VRX_Y_CROSS_29_ADDR   0x1FFU
 
#define CROSS29_VRX_Y_CROSS_29_MASK   0x1FU
 
#define CROSS29_VRX_Y_CROSS_29_POS   0U
 
#define CROSS29_F_VRX_Y_CROSS_29_ADDR   0x1FFU
 
#define CROSS29_F_VRX_Y_CROSS_29_MASK   0x20U
 
#define CROSS29_F_VRX_Y_CROSS_29_POS   5U
 
#define CROSS29_I_VRX_Y_CROSS_29_ADDR   0x1FFU
 
#define CROSS29_I_VRX_Y_CROSS_29_MASK   0x40U
 
#define CROSS29_I_VRX_Y_CROSS_29_POS   6U
 
#define VRX_Z_CROSS_0_ADDR   0x200U
 
#define VRX_Z_CROSS_0_DEFAULT   0x00U
 
#define CROSS0_VRX_Z_CROSS_0_ADDR   0x200U
 
#define CROSS0_VRX_Z_CROSS_0_MASK   0x1FU
 
#define CROSS0_VRX_Z_CROSS_0_POS   0U
 
#define CROSS0_F_VRX_Z_CROSS_0_ADDR   0x200U
 
#define CROSS0_F_VRX_Z_CROSS_0_MASK   0x20U
 
#define CROSS0_F_VRX_Z_CROSS_0_POS   5U
 
#define CROSS0_I_VRX_Z_CROSS_0_ADDR   0x200U
 
#define CROSS0_I_VRX_Z_CROSS_0_MASK   0x40U
 
#define CROSS0_I_VRX_Z_CROSS_0_POS   6U
 
#define VRX_Z_CROSS_1_ADDR   0x201U
 
#define VRX_Z_CROSS_1_DEFAULT   0x01U
 
#define CROSS1_VRX_Z_CROSS_1_ADDR   0x201U
 
#define CROSS1_VRX_Z_CROSS_1_MASK   0x1FU
 
#define CROSS1_VRX_Z_CROSS_1_POS   0U
 
#define CROSS1_F_VRX_Z_CROSS_1_ADDR   0x201U
 
#define CROSS1_F_VRX_Z_CROSS_1_MASK   0x20U
 
#define CROSS1_F_VRX_Z_CROSS_1_POS   5U
 
#define CROSS1_I_VRX_Z_CROSS_1_ADDR   0x201U
 
#define CROSS1_I_VRX_Z_CROSS_1_MASK   0x40U
 
#define CROSS1_I_VRX_Z_CROSS_1_POS   6U
 
#define VRX_Z_CROSS_2_ADDR   0x202U
 
#define VRX_Z_CROSS_2_DEFAULT   0x02U
 
#define CROSS2_VRX_Z_CROSS_2_ADDR   0x202U
 
#define CROSS2_VRX_Z_CROSS_2_MASK   0x1FU
 
#define CROSS2_VRX_Z_CROSS_2_POS   0U
 
#define CROSS2_F_VRX_Z_CROSS_2_ADDR   0x202U
 
#define CROSS2_F_VRX_Z_CROSS_2_MASK   0x20U
 
#define CROSS2_F_VRX_Z_CROSS_2_POS   5U
 
#define CROSS2_I_VRX_Z_CROSS_2_ADDR   0x202U
 
#define CROSS2_I_VRX_Z_CROSS_2_MASK   0x40U
 
#define CROSS2_I_VRX_Z_CROSS_2_POS   6U
 
#define VRX_Z_CROSS_3_ADDR   0x203U
 
#define VRX_Z_CROSS_3_DEFAULT   0x03U
 
#define CROSS3_VRX_Z_CROSS_3_ADDR   0x203U
 
#define CROSS3_VRX_Z_CROSS_3_MASK   0x1FU
 
#define CROSS3_VRX_Z_CROSS_3_POS   0U
 
#define CROSS3_F_VRX_Z_CROSS_3_ADDR   0x203U
 
#define CROSS3_F_VRX_Z_CROSS_3_MASK   0x20U
 
#define CROSS3_F_VRX_Z_CROSS_3_POS   5U
 
#define CROSS3_I_VRX_Z_CROSS_3_ADDR   0x203U
 
#define CROSS3_I_VRX_Z_CROSS_3_MASK   0x40U
 
#define CROSS3_I_VRX_Z_CROSS_3_POS   6U
 
#define VRX_Z_CROSS_4_ADDR   0x204U
 
#define VRX_Z_CROSS_4_DEFAULT   0x04U
 
#define CROSS4_VRX_Z_CROSS_4_ADDR   0x204U
 
#define CROSS4_VRX_Z_CROSS_4_MASK   0x1FU
 
#define CROSS4_VRX_Z_CROSS_4_POS   0U
 
#define CROSS4_F_VRX_Z_CROSS_4_ADDR   0x204U
 
#define CROSS4_F_VRX_Z_CROSS_4_MASK   0x20U
 
#define CROSS4_F_VRX_Z_CROSS_4_POS   5U
 
#define CROSS4_I_VRX_Z_CROSS_4_ADDR   0x204U
 
#define CROSS4_I_VRX_Z_CROSS_4_MASK   0x40U
 
#define CROSS4_I_VRX_Z_CROSS_4_POS   6U
 
#define VRX_Z_CROSS_5_ADDR   0x205U
 
#define VRX_Z_CROSS_5_DEFAULT   0x05U
 
#define CROSS5_VRX_Z_CROSS_5_ADDR   0x205U
 
#define CROSS5_VRX_Z_CROSS_5_MASK   0x1FU
 
#define CROSS5_VRX_Z_CROSS_5_POS   0U
 
#define CROSS5_F_VRX_Z_CROSS_5_ADDR   0x205U
 
#define CROSS5_F_VRX_Z_CROSS_5_MASK   0x20U
 
#define CROSS5_F_VRX_Z_CROSS_5_POS   5U
 
#define CROSS5_I_VRX_Z_CROSS_5_ADDR   0x205U
 
#define CROSS5_I_VRX_Z_CROSS_5_MASK   0x40U
 
#define CROSS5_I_VRX_Z_CROSS_5_POS   6U
 
#define VRX_Z_CROSS_6_ADDR   0x206U
 
#define VRX_Z_CROSS_6_DEFAULT   0x06U
 
#define CROSS6_VRX_Z_CROSS_6_ADDR   0x206U
 
#define CROSS6_VRX_Z_CROSS_6_MASK   0x1FU
 
#define CROSS6_VRX_Z_CROSS_6_POS   0U
 
#define CROSS6_F_VRX_Z_CROSS_6_ADDR   0x206U
 
#define CROSS6_F_VRX_Z_CROSS_6_MASK   0x20U
 
#define CROSS6_F_VRX_Z_CROSS_6_POS   5U
 
#define CROSS6_I_VRX_Z_CROSS_6_ADDR   0x206U
 
#define CROSS6_I_VRX_Z_CROSS_6_MASK   0x40U
 
#define CROSS6_I_VRX_Z_CROSS_6_POS   6U
 
#define VRX_Z_CROSS_7_ADDR   0x207U
 
#define VRX_Z_CROSS_7_DEFAULT   0x07U
 
#define CROSS7_VRX_Z_CROSS_7_ADDR   0x207U
 
#define CROSS7_VRX_Z_CROSS_7_MASK   0x1FU
 
#define CROSS7_VRX_Z_CROSS_7_POS   0U
 
#define CROSS7_F_VRX_Z_CROSS_7_ADDR   0x207U
 
#define CROSS7_F_VRX_Z_CROSS_7_MASK   0x20U
 
#define CROSS7_F_VRX_Z_CROSS_7_POS   5U
 
#define CROSS7_I_VRX_Z_CROSS_7_ADDR   0x207U
 
#define CROSS7_I_VRX_Z_CROSS_7_MASK   0x40U
 
#define CROSS7_I_VRX_Z_CROSS_7_POS   6U
 
#define VRX_Z_CROSS_8_ADDR   0x208U
 
#define VRX_Z_CROSS_8_DEFAULT   0x08U
 
#define CROSS8_VRX_Z_CROSS_8_ADDR   0x208U
 
#define CROSS8_VRX_Z_CROSS_8_MASK   0x1FU
 
#define CROSS8_VRX_Z_CROSS_8_POS   0U
 
#define CROSS8_F_VRX_Z_CROSS_8_ADDR   0x208U
 
#define CROSS8_F_VRX_Z_CROSS_8_MASK   0x20U
 
#define CROSS8_F_VRX_Z_CROSS_8_POS   5U
 
#define CROSS8_I_VRX_Z_CROSS_8_ADDR   0x208U
 
#define CROSS8_I_VRX_Z_CROSS_8_MASK   0x40U
 
#define CROSS8_I_VRX_Z_CROSS_8_POS   6U
 
#define VRX_Z_CROSS_9_ADDR   0x209U
 
#define VRX_Z_CROSS_9_DEFAULT   0x09U
 
#define CROSS9_VRX_Z_CROSS_9_ADDR   0x209U
 
#define CROSS9_VRX_Z_CROSS_9_MASK   0x1FU
 
#define CROSS9_VRX_Z_CROSS_9_POS   0U
 
#define CROSS9_F_VRX_Z_CROSS_9_ADDR   0x209U
 
#define CROSS9_F_VRX_Z_CROSS_9_MASK   0x20U
 
#define CROSS9_F_VRX_Z_CROSS_9_POS   5U
 
#define CROSS9_I_VRX_Z_CROSS_9_ADDR   0x209U
 
#define CROSS9_I_VRX_Z_CROSS_9_MASK   0x40U
 
#define CROSS9_I_VRX_Z_CROSS_9_POS   6U
 
#define VRX_Z_CROSS_10_ADDR   0x20AU
 
#define VRX_Z_CROSS_10_DEFAULT   0x0AU
 
#define CROSS10_VRX_Z_CROSS_10_ADDR   0x20AU
 
#define CROSS10_VRX_Z_CROSS_10_MASK   0x1FU
 
#define CROSS10_VRX_Z_CROSS_10_POS   0U
 
#define CROSS10_F_VRX_Z_CROSS_10_ADDR   0x20AU
 
#define CROSS10_F_VRX_Z_CROSS_10_MASK   0x20U
 
#define CROSS10_F_VRX_Z_CROSS_10_POS   5U
 
#define CROSS10_I_VRX_Z_CROSS_10_ADDR   0x20AU
 
#define CROSS10_I_VRX_Z_CROSS_10_MASK   0x40U
 
#define CROSS10_I_VRX_Z_CROSS_10_POS   6U
 
#define VRX_Z_CROSS_11_ADDR   0x20BU
 
#define VRX_Z_CROSS_11_DEFAULT   0x0BU
 
#define CROSS11_VRX_Z_CROSS_11_ADDR   0x20BU
 
#define CROSS11_VRX_Z_CROSS_11_MASK   0x1FU
 
#define CROSS11_VRX_Z_CROSS_11_POS   0U
 
#define CROSS11_F_VRX_Z_CROSS_11_ADDR   0x20BU
 
#define CROSS11_F_VRX_Z_CROSS_11_MASK   0x20U
 
#define CROSS11_F_VRX_Z_CROSS_11_POS   5U
 
#define CROSS11_I_VRX_Z_CROSS_11_ADDR   0x20BU
 
#define CROSS11_I_VRX_Z_CROSS_11_MASK   0x40U
 
#define CROSS11_I_VRX_Z_CROSS_11_POS   6U
 
#define VRX_Z_CROSS_12_ADDR   0x20CU
 
#define VRX_Z_CROSS_12_DEFAULT   0x0CU
 
#define CROSS12_VRX_Z_CROSS_12_ADDR   0x20CU
 
#define CROSS12_VRX_Z_CROSS_12_MASK   0x1FU
 
#define CROSS12_VRX_Z_CROSS_12_POS   0U
 
#define CROSS12_F_VRX_Z_CROSS_12_ADDR   0x20CU
 
#define CROSS12_F_VRX_Z_CROSS_12_MASK   0x20U
 
#define CROSS12_F_VRX_Z_CROSS_12_POS   5U
 
#define CROSS12_I_VRX_Z_CROSS_12_ADDR   0x20CU
 
#define CROSS12_I_VRX_Z_CROSS_12_MASK   0x40U
 
#define CROSS12_I_VRX_Z_CROSS_12_POS   6U
 
#define VRX_Z_CROSS_13_ADDR   0x20DU
 
#define VRX_Z_CROSS_13_DEFAULT   0x0DU
 
#define CROSS13_VRX_Z_CROSS_13_ADDR   0x20DU
 
#define CROSS13_VRX_Z_CROSS_13_MASK   0x1FU
 
#define CROSS13_VRX_Z_CROSS_13_POS   0U
 
#define CROSS13_F_VRX_Z_CROSS_13_ADDR   0x20DU
 
#define CROSS13_F_VRX_Z_CROSS_13_MASK   0x20U
 
#define CROSS13_F_VRX_Z_CROSS_13_POS   5U
 
#define CROSS13_I_VRX_Z_CROSS_13_ADDR   0x20DU
 
#define CROSS13_I_VRX_Z_CROSS_13_MASK   0x40U
 
#define CROSS13_I_VRX_Z_CROSS_13_POS   6U
 
#define VRX_Z_CROSS_14_ADDR   0x20EU
 
#define VRX_Z_CROSS_14_DEFAULT   0x0EU
 
#define CROSS14_VRX_Z_CROSS_14_ADDR   0x20EU
 
#define CROSS14_VRX_Z_CROSS_14_MASK   0x1FU
 
#define CROSS14_VRX_Z_CROSS_14_POS   0U
 
#define CROSS14_F_VRX_Z_CROSS_14_ADDR   0x20EU
 
#define CROSS14_F_VRX_Z_CROSS_14_MASK   0x20U
 
#define CROSS14_F_VRX_Z_CROSS_14_POS   5U
 
#define CROSS14_I_VRX_Z_CROSS_14_ADDR   0x20EU
 
#define CROSS14_I_VRX_Z_CROSS_14_MASK   0x40U
 
#define CROSS14_I_VRX_Z_CROSS_14_POS   6U
 
#define VRX_Z_CROSS_15_ADDR   0x20FU
 
#define VRX_Z_CROSS_15_DEFAULT   0x0FU
 
#define CROSS15_VRX_Z_CROSS_15_ADDR   0x20FU
 
#define CROSS15_VRX_Z_CROSS_15_MASK   0x1FU
 
#define CROSS15_VRX_Z_CROSS_15_POS   0U
 
#define CROSS15_F_VRX_Z_CROSS_15_ADDR   0x20FU
 
#define CROSS15_F_VRX_Z_CROSS_15_MASK   0x20U
 
#define CROSS15_F_VRX_Z_CROSS_15_POS   5U
 
#define CROSS15_I_VRX_Z_CROSS_15_ADDR   0x20FU
 
#define CROSS15_I_VRX_Z_CROSS_15_MASK   0x40U
 
#define CROSS15_I_VRX_Z_CROSS_15_POS   6U
 
#define VRX_Z_CROSS_16_ADDR   0x210U
 
#define VRX_Z_CROSS_16_DEFAULT   0x10U
 
#define CROSS16_VRX_Z_CROSS_16_ADDR   0x210U
 
#define CROSS16_VRX_Z_CROSS_16_MASK   0x1FU
 
#define CROSS16_VRX_Z_CROSS_16_POS   0U
 
#define CROSS16_F_VRX_Z_CROSS_16_ADDR   0x210U
 
#define CROSS16_F_VRX_Z_CROSS_16_MASK   0x20U
 
#define CROSS16_F_VRX_Z_CROSS_16_POS   5U
 
#define CROSS16_I_VRX_Z_CROSS_16_ADDR   0x210U
 
#define CROSS16_I_VRX_Z_CROSS_16_MASK   0x40U
 
#define CROSS16_I_VRX_Z_CROSS_16_POS   6U
 
#define VRX_Z_CROSS_17_ADDR   0x211U
 
#define VRX_Z_CROSS_17_DEFAULT   0x11U
 
#define CROSS17_VRX_Z_CROSS_17_ADDR   0x211U
 
#define CROSS17_VRX_Z_CROSS_17_MASK   0x1FU
 
#define CROSS17_VRX_Z_CROSS_17_POS   0U
 
#define CROSS17_F_VRX_Z_CROSS_17_ADDR   0x211U
 
#define CROSS17_F_VRX_Z_CROSS_17_MASK   0x20U
 
#define CROSS17_F_VRX_Z_CROSS_17_POS   5U
 
#define CROSS17_I_VRX_Z_CROSS_17_ADDR   0x211U
 
#define CROSS17_I_VRX_Z_CROSS_17_MASK   0x40U
 
#define CROSS17_I_VRX_Z_CROSS_17_POS   6U
 
#define VRX_Z_CROSS_18_ADDR   0x212U
 
#define VRX_Z_CROSS_18_DEFAULT   0x12U
 
#define CROSS18_VRX_Z_CROSS_18_ADDR   0x212U
 
#define CROSS18_VRX_Z_CROSS_18_MASK   0x1FU
 
#define CROSS18_VRX_Z_CROSS_18_POS   0U
 
#define CROSS18_F_VRX_Z_CROSS_18_ADDR   0x212U
 
#define CROSS18_F_VRX_Z_CROSS_18_MASK   0x20U
 
#define CROSS18_F_VRX_Z_CROSS_18_POS   5U
 
#define CROSS18_I_VRX_Z_CROSS_18_ADDR   0x212U
 
#define CROSS18_I_VRX_Z_CROSS_18_MASK   0x40U
 
#define CROSS18_I_VRX_Z_CROSS_18_POS   6U
 
#define VRX_Z_CROSS_19_ADDR   0x213U
 
#define VRX_Z_CROSS_19_DEFAULT   0x13U
 
#define CROSS19_VRX_Z_CROSS_19_ADDR   0x213U
 
#define CROSS19_VRX_Z_CROSS_19_MASK   0x1FU
 
#define CROSS19_VRX_Z_CROSS_19_POS   0U
 
#define CROSS19_F_VRX_Z_CROSS_19_ADDR   0x213U
 
#define CROSS19_F_VRX_Z_CROSS_19_MASK   0x20U
 
#define CROSS19_F_VRX_Z_CROSS_19_POS   5U
 
#define CROSS19_I_VRX_Z_CROSS_19_ADDR   0x213U
 
#define CROSS19_I_VRX_Z_CROSS_19_MASK   0x40U
 
#define CROSS19_I_VRX_Z_CROSS_19_POS   6U
 
#define VRX_Z_CROSS_20_ADDR   0x214U
 
#define VRX_Z_CROSS_20_DEFAULT   0x14U
 
#define CROSS20_VRX_Z_CROSS_20_ADDR   0x214U
 
#define CROSS20_VRX_Z_CROSS_20_MASK   0x1FU
 
#define CROSS20_VRX_Z_CROSS_20_POS   0U
 
#define CROSS20_F_VRX_Z_CROSS_20_ADDR   0x214U
 
#define CROSS20_F_VRX_Z_CROSS_20_MASK   0x20U
 
#define CROSS20_F_VRX_Z_CROSS_20_POS   5U
 
#define CROSS20_I_VRX_Z_CROSS_20_ADDR   0x214U
 
#define CROSS20_I_VRX_Z_CROSS_20_MASK   0x40U
 
#define CROSS20_I_VRX_Z_CROSS_20_POS   6U
 
#define VRX_Z_CROSS_21_ADDR   0x215U
 
#define VRX_Z_CROSS_21_DEFAULT   0x15U
 
#define CROSS21_VRX_Z_CROSS_21_ADDR   0x215U
 
#define CROSS21_VRX_Z_CROSS_21_MASK   0x1FU
 
#define CROSS21_VRX_Z_CROSS_21_POS   0U
 
#define CROSS21_F_VRX_Z_CROSS_21_ADDR   0x215U
 
#define CROSS21_F_VRX_Z_CROSS_21_MASK   0x20U
 
#define CROSS21_F_VRX_Z_CROSS_21_POS   5U
 
#define CROSS21_I_VRX_Z_CROSS_21_ADDR   0x215U
 
#define CROSS21_I_VRX_Z_CROSS_21_MASK   0x40U
 
#define CROSS21_I_VRX_Z_CROSS_21_POS   6U
 
#define VRX_Z_CROSS_22_ADDR   0x216U
 
#define VRX_Z_CROSS_22_DEFAULT   0x16U
 
#define CROSS22_VRX_Z_CROSS_22_ADDR   0x216U
 
#define CROSS22_VRX_Z_CROSS_22_MASK   0x1FU
 
#define CROSS22_VRX_Z_CROSS_22_POS   0U
 
#define CROSS22_F_VRX_Z_CROSS_22_ADDR   0x216U
 
#define CROSS22_F_VRX_Z_CROSS_22_MASK   0x20U
 
#define CROSS22_F_VRX_Z_CROSS_22_POS   5U
 
#define CROSS22_I_VRX_Z_CROSS_22_ADDR   0x216U
 
#define CROSS22_I_VRX_Z_CROSS_22_MASK   0x40U
 
#define CROSS22_I_VRX_Z_CROSS_22_POS   6U
 
#define VRX_Z_CROSS_23_ADDR   0x217U
 
#define VRX_Z_CROSS_23_DEFAULT   0x17U
 
#define CROSS23_VRX_Z_CROSS_23_ADDR   0x217U
 
#define CROSS23_VRX_Z_CROSS_23_MASK   0x1FU
 
#define CROSS23_VRX_Z_CROSS_23_POS   0U
 
#define CROSS23_F_VRX_Z_CROSS_23_ADDR   0x217U
 
#define CROSS23_F_VRX_Z_CROSS_23_MASK   0x20U
 
#define CROSS23_F_VRX_Z_CROSS_23_POS   5U
 
#define CROSS23_I_VRX_Z_CROSS_23_ADDR   0x217U
 
#define CROSS23_I_VRX_Z_CROSS_23_MASK   0x40U
 
#define CROSS23_I_VRX_Z_CROSS_23_POS   6U
 
#define VRX_Z_CROSS_HS_ADDR   0x218U
 
#define VRX_Z_CROSS_HS_DEFAULT   0x18U
 
#define CROSS_HS_VRX_Z_CROSS_HS_ADDR   0x218U
 
#define CROSS_HS_VRX_Z_CROSS_HS_MASK   0x1FU
 
#define CROSS_HS_VRX_Z_CROSS_HS_POS   0U
 
#define CROSS_HS_F_VRX_Z_CROSS_HS_ADDR   0x218U
 
#define CROSS_HS_F_VRX_Z_CROSS_HS_MASK   0x20U
 
#define CROSS_HS_F_VRX_Z_CROSS_HS_POS   5U
 
#define CROSS_HS_I_VRX_Z_CROSS_HS_ADDR   0x218U
 
#define CROSS_HS_I_VRX_Z_CROSS_HS_MASK   0x40U
 
#define CROSS_HS_I_VRX_Z_CROSS_HS_POS   6U
 
#define VRX_Z_CROSS_VS_ADDR   0x219U
 
#define VRX_Z_CROSS_VS_DEFAULT   0x19U
 
#define CROSS_VS_VRX_Z_CROSS_VS_ADDR   0x219U
 
#define CROSS_VS_VRX_Z_CROSS_VS_MASK   0x1FU
 
#define CROSS_VS_VRX_Z_CROSS_VS_POS   0U
 
#define CROSS_VS_F_VRX_Z_CROSS_VS_ADDR   0x219U
 
#define CROSS_VS_F_VRX_Z_CROSS_VS_MASK   0x20U
 
#define CROSS_VS_F_VRX_Z_CROSS_VS_POS   5U
 
#define CROSS_VS_I_VRX_Z_CROSS_VS_ADDR   0x219U
 
#define CROSS_VS_I_VRX_Z_CROSS_VS_MASK   0x40U
 
#define CROSS_VS_I_VRX_Z_CROSS_VS_POS   6U
 
#define VRX_Z_CROSS_DE_ADDR   0x21AU
 
#define VRX_Z_CROSS_DE_DEFAULT   0x1AU
 
#define CROSS_DE_VRX_Z_CROSS_DE_ADDR   0x21AU
 
#define CROSS_DE_VRX_Z_CROSS_DE_MASK   0x1FU
 
#define CROSS_DE_VRX_Z_CROSS_DE_POS   0U
 
#define CROSS_DE_F_VRX_Z_CROSS_DE_ADDR   0x21AU
 
#define CROSS_DE_F_VRX_Z_CROSS_DE_MASK   0x20U
 
#define CROSS_DE_F_VRX_Z_CROSS_DE_POS   5U
 
#define CROSS_DE_I_VRX_Z_CROSS_DE_ADDR   0x21AU
 
#define CROSS_DE_I_VRX_Z_CROSS_DE_MASK   0x40U
 
#define CROSS_DE_I_VRX_Z_CROSS_DE_POS   6U
 
#define VRX_Z_PRBS_ERR_ADDR   0x21BU
 
#define VRX_Z_PRBS_ERR_DEFAULT   0x00U
 
#define VPRBS_ERR_VRX_Z_PRBS_ERR_ADDR   0x21BU
 
#define VPRBS_ERR_VRX_Z_PRBS_ERR_MASK   0xFFU
 
#define VPRBS_ERR_VRX_Z_PRBS_ERR_POS   0U
 
#define VRX_Z_VPRBS_ADDR   0x21CU
 
#define VRX_Z_VPRBS_DEFAULT   0x80U
 
#define VIDEO_LOCK_VRX_Z_VPRBS_ADDR   0x21CU
 
#define VIDEO_LOCK_VRX_Z_VPRBS_MASK   0x01U
 
#define VIDEO_LOCK_VRX_Z_VPRBS_POS   0U
 
#define VPRBS_CHK_EN_VRX_Z_VPRBS_ADDR   0x21CU
 
#define VPRBS_CHK_EN_VRX_Z_VPRBS_MASK   0x10U
 
#define VPRBS_CHK_EN_VRX_Z_VPRBS_POS   4U
 
#define VPRBS_FAIL_VRX_Z_VPRBS_ADDR   0x21CU
 
#define VPRBS_FAIL_VRX_Z_VPRBS_MASK   0x20U
 
#define VPRBS_FAIL_VRX_Z_VPRBS_POS   5U
 
#define PATGEN_CLK_SRC_VRX_Z_VPRBS_ADDR   0x21CU
 
#define PATGEN_CLK_SRC_VRX_Z_VPRBS_MASK   0x80U
 
#define PATGEN_CLK_SRC_VRX_Z_VPRBS_POS   7U
 
#define VRX_Z_CROSS_27_ADDR   0x21DU
 
#define VRX_Z_CROSS_27_DEFAULT   0x1BU
 
#define CROSS27_VRX_Z_CROSS_27_ADDR   0x21DU
 
#define CROSS27_VRX_Z_CROSS_27_MASK   0x1FU
 
#define CROSS27_VRX_Z_CROSS_27_POS   0U
 
#define CROSS27_F_VRX_Z_CROSS_27_ADDR   0x21DU
 
#define CROSS27_F_VRX_Z_CROSS_27_MASK   0x20U
 
#define CROSS27_F_VRX_Z_CROSS_27_POS   5U
 
#define CROSS27_I_VRX_Z_CROSS_27_ADDR   0x21DU
 
#define CROSS27_I_VRX_Z_CROSS_27_MASK   0x40U
 
#define CROSS27_I_VRX_Z_CROSS_27_POS   6U
 
#define ALT_CROSSBAR_VRX_Z_CROSS_27_ADDR   0x21DU
 
#define ALT_CROSSBAR_VRX_Z_CROSS_27_MASK   0x80U
 
#define ALT_CROSSBAR_VRX_Z_CROSS_27_POS   7U
 
#define VRX_Z_CROSS_28_ADDR   0x21EU
 
#define VRX_Z_CROSS_28_DEFAULT   0x1CU
 
#define CROSS28_VRX_Z_CROSS_28_ADDR   0x21EU
 
#define CROSS28_VRX_Z_CROSS_28_MASK   0x1FU
 
#define CROSS28_VRX_Z_CROSS_28_POS   0U
 
#define CROSS28_F_VRX_Z_CROSS_28_ADDR   0x21EU
 
#define CROSS28_F_VRX_Z_CROSS_28_MASK   0x20U
 
#define CROSS28_F_VRX_Z_CROSS_28_POS   5U
 
#define CROSS28_I_VRX_Z_CROSS_28_ADDR   0x21EU
 
#define CROSS28_I_VRX_Z_CROSS_28_MASK   0x40U
 
#define CROSS28_I_VRX_Z_CROSS_28_POS   6U
 
#define VRX_Z_CROSS_29_ADDR   0x21FU
 
#define VRX_Z_CROSS_29_DEFAULT   0x1DU
 
#define CROSS29_VRX_Z_CROSS_29_ADDR   0x21FU
 
#define CROSS29_VRX_Z_CROSS_29_MASK   0x1FU
 
#define CROSS29_VRX_Z_CROSS_29_POS   0U
 
#define CROSS29_F_VRX_Z_CROSS_29_ADDR   0x21FU
 
#define CROSS29_F_VRX_Z_CROSS_29_MASK   0x20U
 
#define CROSS29_F_VRX_Z_CROSS_29_POS   5U
 
#define CROSS29_I_VRX_Z_CROSS_29_ADDR   0x21FU
 
#define CROSS29_I_VRX_Z_CROSS_29_MASK   0x40U
 
#define CROSS29_I_VRX_Z_CROSS_29_POS   6U
 
#define VRX_PATGEN_0_PATGEN_0_ADDR   0x240U
 
#define VRX_PATGEN_0_PATGEN_0_DEFAULT   0x03U
 
#define VTG_MODE_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U
 
#define VTG_MODE_VRX_PATGEN_0_PATGEN_0_MASK   0x03U
 
#define VTG_MODE_VRX_PATGEN_0_PATGEN_0_POS   0U
 
#define DE_INV_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U
 
#define DE_INV_VRX_PATGEN_0_PATGEN_0_MASK   0x04U
 
#define DE_INV_VRX_PATGEN_0_PATGEN_0_POS   2U
 
#define HS_INV_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U
 
#define HS_INV_VRX_PATGEN_0_PATGEN_0_MASK   0x08U
 
#define HS_INV_VRX_PATGEN_0_PATGEN_0_POS   3U
 
#define VS_INV_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U
 
#define VS_INV_VRX_PATGEN_0_PATGEN_0_MASK   0x10U
 
#define VS_INV_VRX_PATGEN_0_PATGEN_0_POS   4U
 
#define GEN_DE_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U
 
#define GEN_DE_VRX_PATGEN_0_PATGEN_0_MASK   0x20U
 
#define GEN_DE_VRX_PATGEN_0_PATGEN_0_POS   5U
 
#define GEN_HS_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U
 
#define GEN_HS_VRX_PATGEN_0_PATGEN_0_MASK   0x40U
 
#define GEN_HS_VRX_PATGEN_0_PATGEN_0_POS   6U
 
#define GEN_VS_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U
 
#define GEN_VS_VRX_PATGEN_0_PATGEN_0_MASK   0x80U
 
#define GEN_VS_VRX_PATGEN_0_PATGEN_0_POS   7U
 
#define VRX_PATGEN_0_PATGEN_1_ADDR   0x241U
 
#define VRX_PATGEN_0_PATGEN_1_DEFAULT   0x00U
 
#define VS_TRIG_VRX_PATGEN_0_PATGEN_1_ADDR   0x241U
 
#define VS_TRIG_VRX_PATGEN_0_PATGEN_1_MASK   0x01U
 
#define VS_TRIG_VRX_PATGEN_0_PATGEN_1_POS   0U
 
#define PATGEN_MODE_VRX_PATGEN_0_PATGEN_1_ADDR   0x241U
 
#define PATGEN_MODE_VRX_PATGEN_0_PATGEN_1_MASK   0x30U
 
#define PATGEN_MODE_VRX_PATGEN_0_PATGEN_1_POS   4U
 
#define GRAD_MODE_VRX_PATGEN_0_PATGEN_1_ADDR   0x241U
 
#define GRAD_MODE_VRX_PATGEN_0_PATGEN_1_MASK   0x80U
 
#define GRAD_MODE_VRX_PATGEN_0_PATGEN_1_POS   7U
 
#define VRX_PATGEN_0_VS_DLY_2_ADDR   0x242U
 
#define VRX_PATGEN_0_VS_DLY_2_DEFAULT   0x00U
 
#define VS_DLY_2_VRX_PATGEN_0_VS_DLY_2_ADDR   0x242U
 
#define VS_DLY_2_VRX_PATGEN_0_VS_DLY_2_MASK   0xFFU
 
#define VS_DLY_2_VRX_PATGEN_0_VS_DLY_2_POS   0U
 
#define VRX_PATGEN_0_VS_DLY_1_ADDR   0x243U
 
#define VRX_PATGEN_0_VS_DLY_1_DEFAULT   0x00U
 
#define VS_DLY_1_VRX_PATGEN_0_VS_DLY_1_ADDR   0x243U
 
#define VS_DLY_1_VRX_PATGEN_0_VS_DLY_1_MASK   0xFFU
 
#define VS_DLY_1_VRX_PATGEN_0_VS_DLY_1_POS   0U
 
#define VRX_PATGEN_0_VS_DLY_0_ADDR   0x244U
 
#define VRX_PATGEN_0_VS_DLY_0_DEFAULT   0x00U
 
#define VS_DLY_0_VRX_PATGEN_0_VS_DLY_0_ADDR   0x244U
 
#define VS_DLY_0_VRX_PATGEN_0_VS_DLY_0_MASK   0xFFU
 
#define VS_DLY_0_VRX_PATGEN_0_VS_DLY_0_POS   0U
 
#define VRX_PATGEN_0_VS_HIGH_2_ADDR   0x245U
 
#define VRX_PATGEN_0_VS_HIGH_2_DEFAULT   0x00U
 
#define VS_HIGH_2_VRX_PATGEN_0_VS_HIGH_2_ADDR   0x245U
 
#define VS_HIGH_2_VRX_PATGEN_0_VS_HIGH_2_MASK   0xFFU
 
#define VS_HIGH_2_VRX_PATGEN_0_VS_HIGH_2_POS   0U
 
#define VRX_PATGEN_0_VS_HIGH_1_ADDR   0x246U
 
#define VRX_PATGEN_0_VS_HIGH_1_DEFAULT   0x00U
 
#define VS_HIGH_1_VRX_PATGEN_0_VS_HIGH_1_ADDR   0x246U
 
#define VS_HIGH_1_VRX_PATGEN_0_VS_HIGH_1_MASK   0xFFU
 
#define VS_HIGH_1_VRX_PATGEN_0_VS_HIGH_1_POS   0U
 
#define VRX_PATGEN_0_VS_HIGH_0_ADDR   0x247U
 
#define VRX_PATGEN_0_VS_HIGH_0_DEFAULT   0x00U
 
#define VS_HIGH_0_VRX_PATGEN_0_VS_HIGH_0_ADDR   0x247U
 
#define VS_HIGH_0_VRX_PATGEN_0_VS_HIGH_0_MASK   0xFFU
 
#define VS_HIGH_0_VRX_PATGEN_0_VS_HIGH_0_POS   0U
 
#define VRX_PATGEN_0_VS_LOW_2_ADDR   0x248U
 
#define VRX_PATGEN_0_VS_LOW_2_DEFAULT   0x00U
 
#define VS_LOW_2_VRX_PATGEN_0_VS_LOW_2_ADDR   0x248U
 
#define VS_LOW_2_VRX_PATGEN_0_VS_LOW_2_MASK   0xFFU
 
#define VS_LOW_2_VRX_PATGEN_0_VS_LOW_2_POS   0U
 
#define VRX_PATGEN_0_VS_LOW_1_ADDR   0x249U
 
#define VRX_PATGEN_0_VS_LOW_1_DEFAULT   0x00U
 
#define VS_LOW_1_VRX_PATGEN_0_VS_LOW_1_ADDR   0x249U
 
#define VS_LOW_1_VRX_PATGEN_0_VS_LOW_1_MASK   0xFFU
 
#define VS_LOW_1_VRX_PATGEN_0_VS_LOW_1_POS   0U
 
#define VRX_PATGEN_0_VS_LOW_0_ADDR   0x24AU
 
#define VRX_PATGEN_0_VS_LOW_0_DEFAULT   0x00U
 
#define VS_LOW_0_VRX_PATGEN_0_VS_LOW_0_ADDR   0x24AU
 
#define VS_LOW_0_VRX_PATGEN_0_VS_LOW_0_MASK   0xFFU
 
#define VS_LOW_0_VRX_PATGEN_0_VS_LOW_0_POS   0U
 
#define VRX_PATGEN_0_V2H_2_ADDR   0x24BU
 
#define VRX_PATGEN_0_V2H_2_DEFAULT   0x00U
 
#define V2H_2_VRX_PATGEN_0_V2H_2_ADDR   0x24BU
 
#define V2H_2_VRX_PATGEN_0_V2H_2_MASK   0xFFU
 
#define V2H_2_VRX_PATGEN_0_V2H_2_POS   0U
 
#define VRX_PATGEN_0_V2H_1_ADDR   0x24CU
 
#define VRX_PATGEN_0_V2H_1_DEFAULT   0x00U
 
#define V2H_1_VRX_PATGEN_0_V2H_1_ADDR   0x24CU
 
#define V2H_1_VRX_PATGEN_0_V2H_1_MASK   0xFFU
 
#define V2H_1_VRX_PATGEN_0_V2H_1_POS   0U
 
#define VRX_PATGEN_0_V2H_0_ADDR   0x24DU
 
#define VRX_PATGEN_0_V2H_0_DEFAULT   0x00U
 
#define V2H_0_VRX_PATGEN_0_V2H_0_ADDR   0x24DU
 
#define V2H_0_VRX_PATGEN_0_V2H_0_MASK   0xFFU
 
#define V2H_0_VRX_PATGEN_0_V2H_0_POS   0U
 
#define VRX_PATGEN_0_HS_HIGH_1_ADDR   0x24EU
 
#define VRX_PATGEN_0_HS_HIGH_1_DEFAULT   0x00U
 
#define HS_HIGH_1_VRX_PATGEN_0_HS_HIGH_1_ADDR   0x24EU
 
#define HS_HIGH_1_VRX_PATGEN_0_HS_HIGH_1_MASK   0xFFU
 
#define HS_HIGH_1_VRX_PATGEN_0_HS_HIGH_1_POS   0U
 
#define VRX_PATGEN_0_HS_HIGH_0_ADDR   0x24FU
 
#define VRX_PATGEN_0_HS_HIGH_0_DEFAULT   0x00U
 
#define HS_HIGH_0_VRX_PATGEN_0_HS_HIGH_0_ADDR   0x24FU
 
#define HS_HIGH_0_VRX_PATGEN_0_HS_HIGH_0_MASK   0xFFU
 
#define HS_HIGH_0_VRX_PATGEN_0_HS_HIGH_0_POS   0U
 
#define VRX_PATGEN_0_HS_LOW_1_ADDR   0x250U
 
#define VRX_PATGEN_0_HS_LOW_1_DEFAULT   0x00U
 
#define HS_LOW_1_VRX_PATGEN_0_HS_LOW_1_ADDR   0x250U
 
#define HS_LOW_1_VRX_PATGEN_0_HS_LOW_1_MASK   0xFFU
 
#define HS_LOW_1_VRX_PATGEN_0_HS_LOW_1_POS   0U
 
#define VRX_PATGEN_0_HS_LOW_0_ADDR   0x251U
 
#define VRX_PATGEN_0_HS_LOW_0_DEFAULT   0x00U
 
#define HS_LOW_0_VRX_PATGEN_0_HS_LOW_0_ADDR   0x251U
 
#define HS_LOW_0_VRX_PATGEN_0_HS_LOW_0_MASK   0xFFU
 
#define HS_LOW_0_VRX_PATGEN_0_HS_LOW_0_POS   0U
 
#define VRX_PATGEN_0_HS_CNT_1_ADDR   0x252U
 
#define VRX_PATGEN_0_HS_CNT_1_DEFAULT   0x00U
 
#define HS_CNT_1_VRX_PATGEN_0_HS_CNT_1_ADDR   0x252U
 
#define HS_CNT_1_VRX_PATGEN_0_HS_CNT_1_MASK   0xFFU
 
#define HS_CNT_1_VRX_PATGEN_0_HS_CNT_1_POS   0U
 
#define VRX_PATGEN_0_HS_CNT_0_ADDR   0x253U
 
#define VRX_PATGEN_0_HS_CNT_0_DEFAULT   0x00U
 
#define HS_CNT_0_VRX_PATGEN_0_HS_CNT_0_ADDR   0x253U
 
#define HS_CNT_0_VRX_PATGEN_0_HS_CNT_0_MASK   0xFFU
 
#define HS_CNT_0_VRX_PATGEN_0_HS_CNT_0_POS   0U
 
#define VRX_PATGEN_0_V2D_2_ADDR   0x254U
 
#define VRX_PATGEN_0_V2D_2_DEFAULT   0x00U
 
#define V2D_2_VRX_PATGEN_0_V2D_2_ADDR   0x254U
 
#define V2D_2_VRX_PATGEN_0_V2D_2_MASK   0xFFU
 
#define V2D_2_VRX_PATGEN_0_V2D_2_POS   0U
 
#define VRX_PATGEN_0_V2D_1_ADDR   0x255U
 
#define VRX_PATGEN_0_V2D_1_DEFAULT   0x00U
 
#define V2D_1_VRX_PATGEN_0_V2D_1_ADDR   0x255U
 
#define V2D_1_VRX_PATGEN_0_V2D_1_MASK   0xFFU
 
#define V2D_1_VRX_PATGEN_0_V2D_1_POS   0U
 
#define VRX_PATGEN_0_V2D_0_ADDR   0x256U
 
#define VRX_PATGEN_0_V2D_0_DEFAULT   0x00U
 
#define V2D_0_VRX_PATGEN_0_V2D_0_ADDR   0x256U
 
#define V2D_0_VRX_PATGEN_0_V2D_0_MASK   0xFFU
 
#define V2D_0_VRX_PATGEN_0_V2D_0_POS   0U
 
#define VRX_PATGEN_0_DE_HIGH_1_ADDR   0x257U
 
#define VRX_PATGEN_0_DE_HIGH_1_DEFAULT   0x00U
 
#define DE_HIGH_1_VRX_PATGEN_0_DE_HIGH_1_ADDR   0x257U
 
#define DE_HIGH_1_VRX_PATGEN_0_DE_HIGH_1_MASK   0xFFU
 
#define DE_HIGH_1_VRX_PATGEN_0_DE_HIGH_1_POS   0U
 
#define VRX_PATGEN_0_DE_HIGH_0_ADDR   0x258U
 
#define VRX_PATGEN_0_DE_HIGH_0_DEFAULT   0x00U
 
#define DE_HIGH_0_VRX_PATGEN_0_DE_HIGH_0_ADDR   0x258U
 
#define DE_HIGH_0_VRX_PATGEN_0_DE_HIGH_0_MASK   0xFFU
 
#define DE_HIGH_0_VRX_PATGEN_0_DE_HIGH_0_POS   0U
 
#define VRX_PATGEN_0_DE_LOW_1_ADDR   0x259U
 
#define VRX_PATGEN_0_DE_LOW_1_DEFAULT   0x00U
 
#define DE_LOW_1_VRX_PATGEN_0_DE_LOW_1_ADDR   0x259U
 
#define DE_LOW_1_VRX_PATGEN_0_DE_LOW_1_MASK   0xFFU
 
#define DE_LOW_1_VRX_PATGEN_0_DE_LOW_1_POS   0U
 
#define VRX_PATGEN_0_DE_LOW_0_ADDR   0x25AU
 
#define VRX_PATGEN_0_DE_LOW_0_DEFAULT   0x00U
 
#define DE_LOW_0_VRX_PATGEN_0_DE_LOW_0_ADDR   0x25AU
 
#define DE_LOW_0_VRX_PATGEN_0_DE_LOW_0_MASK   0xFFU
 
#define DE_LOW_0_VRX_PATGEN_0_DE_LOW_0_POS   0U
 
#define VRX_PATGEN_0_DE_CNT_1_ADDR   0x25BU
 
#define VRX_PATGEN_0_DE_CNT_1_DEFAULT   0x00U
 
#define DE_CNT_1_VRX_PATGEN_0_DE_CNT_1_ADDR   0x25BU
 
#define DE_CNT_1_VRX_PATGEN_0_DE_CNT_1_MASK   0xFFU
 
#define DE_CNT_1_VRX_PATGEN_0_DE_CNT_1_POS   0U
 
#define VRX_PATGEN_0_DE_CNT_0_ADDR   0x25CU
 
#define VRX_PATGEN_0_DE_CNT_0_DEFAULT   0x00U
 
#define DE_CNT_0_VRX_PATGEN_0_DE_CNT_0_ADDR   0x25CU
 
#define DE_CNT_0_VRX_PATGEN_0_DE_CNT_0_MASK   0xFFU
 
#define DE_CNT_0_VRX_PATGEN_0_DE_CNT_0_POS   0U
 
#define VRX_PATGEN_0_GRAD_INCR_ADDR   0x25DU
 
#define VRX_PATGEN_0_GRAD_INCR_DEFAULT   0x00U
 
#define GRAD_INCR_VRX_PATGEN_0_GRAD_INCR_ADDR   0x25DU
 
#define GRAD_INCR_VRX_PATGEN_0_GRAD_INCR_MASK   0xFFU
 
#define GRAD_INCR_VRX_PATGEN_0_GRAD_INCR_POS   0U
 
#define VRX_PATGEN_0_CHKR_COLOR_A_L_ADDR   0x25EU
 
#define VRX_PATGEN_0_CHKR_COLOR_A_L_DEFAULT   0x00U
 
#define CHKR_COLOR_A_L_VRX_PATGEN_0_CHKR_COLOR_A_L_ADDR   0x25EU
 
#define CHKR_COLOR_A_L_VRX_PATGEN_0_CHKR_COLOR_A_L_MASK   0xFFU
 
#define CHKR_COLOR_A_L_VRX_PATGEN_0_CHKR_COLOR_A_L_POS   0U
 
#define VRX_PATGEN_0_CHKR_COLOR_A_1_ADDR   0x25FU
 
#define VRX_PATGEN_0_CHKR_COLOR_A_1_DEFAULT   0x00U
 
#define CHKR_COLOR_A_M_VRX_PATGEN_0_CHKR_COLOR_A_1_ADDR   0x25FU
 
#define CHKR_COLOR_A_M_VRX_PATGEN_0_CHKR_COLOR_A_1_MASK   0xFFU
 
#define CHKR_COLOR_A_M_VRX_PATGEN_0_CHKR_COLOR_A_1_POS   0U
 
#define VRX_PATGEN_0_CHKR_COLOR_A_H_ADDR   0x260U
 
#define VRX_PATGEN_0_CHKR_COLOR_A_H_DEFAULT   0x00U
 
#define CHKR_COLOR_A_H_VRX_PATGEN_0_CHKR_COLOR_A_H_ADDR   0x260U
 
#define CHKR_COLOR_A_H_VRX_PATGEN_0_CHKR_COLOR_A_H_MASK   0xFFU
 
#define CHKR_COLOR_A_H_VRX_PATGEN_0_CHKR_COLOR_A_H_POS   0U
 
#define VRX_PATGEN_0_CHKR_COLOR_B_L_ADDR   0x261U
 
#define VRX_PATGEN_0_CHKR_COLOR_B_L_DEFAULT   0x00U
 
#define CHKR_COLOR_B_L_VRX_PATGEN_0_CHKR_COLOR_B_L_ADDR   0x261U
 
#define CHKR_COLOR_B_L_VRX_PATGEN_0_CHKR_COLOR_B_L_MASK   0xFFU
 
#define CHKR_COLOR_B_L_VRX_PATGEN_0_CHKR_COLOR_B_L_POS   0U
 
#define VRX_PATGEN_0_CHKR_COLOR_B_M_ADDR   0x262U
 
#define VRX_PATGEN_0_CHKR_COLOR_B_M_DEFAULT   0x00U
 
#define CHKR_COLOR_B_M_VRX_PATGEN_0_CHKR_COLOR_B_M_ADDR   0x262U
 
#define CHKR_COLOR_B_M_VRX_PATGEN_0_CHKR_COLOR_B_M_MASK   0xFFU
 
#define CHKR_COLOR_B_M_VRX_PATGEN_0_CHKR_COLOR_B_M_POS   0U
 
#define VRX_PATGEN_0_CHKR_COLOR_B_H_ADDR   0x263U
 
#define VRX_PATGEN_0_CHKR_COLOR_B_H_DEFAULT   0x00U
 
#define CHKR_COLOR_B_H_VRX_PATGEN_0_CHKR_COLOR_B_H_ADDR   0x263U
 
#define CHKR_COLOR_B_H_VRX_PATGEN_0_CHKR_COLOR_B_H_MASK   0xFFU
 
#define CHKR_COLOR_B_H_VRX_PATGEN_0_CHKR_COLOR_B_H_POS   0U
 
#define VRX_PATGEN_0_CHKR_RPT_A_ADDR   0x264U
 
#define VRX_PATGEN_0_CHKR_RPT_A_DEFAULT   0x00U
 
#define CHKR_RPT_A_VRX_PATGEN_0_CHKR_RPT_A_ADDR   0x264U
 
#define CHKR_RPT_A_VRX_PATGEN_0_CHKR_RPT_A_MASK   0xFFU
 
#define CHKR_RPT_A_VRX_PATGEN_0_CHKR_RPT_A_POS   0U
 
#define VRX_PATGEN_0_CHKR_RPT_B_ADDR   0x265U
 
#define VRX_PATGEN_0_CHKR_RPT_B_DEFAULT   0x00U
 
#define CHKR_RPT_B_VRX_PATGEN_0_CHKR_RPT_B_ADDR   0x265U
 
#define CHKR_RPT_B_VRX_PATGEN_0_CHKR_RPT_B_MASK   0xFFU
 
#define CHKR_RPT_B_VRX_PATGEN_0_CHKR_RPT_B_POS   0U
 
#define VRX_PATGEN_0_CHKR_ALT_ADDR   0x266U
 
#define VRX_PATGEN_0_CHKR_ALT_DEFAULT   0x00U
 
#define CHKR_ALT_VRX_PATGEN_0_CHKR_ALT_ADDR   0x266U
 
#define CHKR_ALT_VRX_PATGEN_0_CHKR_ALT_MASK   0xFFU
 
#define CHKR_ALT_VRX_PATGEN_0_CHKR_ALT_POS   0U
 
#define GPIO0_0_GPIO_A_ADDR   0x2B0U
 
#define GPIO0_0_GPIO_A_DEFAULT   0x83U
 
#define GPIO_OUT_DIS_GPIO0_0_GPIO_A_ADDR   0x2B0U
 
#define GPIO_OUT_DIS_GPIO0_0_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO0_0_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO0_0_GPIO_A_ADDR   0x2B0U
 
#define GPIO_TX_EN_GPIO0_0_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO0_0_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO0_0_GPIO_A_ADDR   0x2B0U
 
#define GPIO_RX_EN_GPIO0_0_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO0_0_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO0_0_GPIO_A_ADDR   0x2B0U
 
#define GPIO_IN_GPIO0_0_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO0_0_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO0_0_GPIO_A_ADDR   0x2B0U
 
#define GPIO_OUT_GPIO0_0_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO0_0_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO0_0_GPIO_A_ADDR   0x2B0U
 
#define TX_COMP_EN_GPIO0_0_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO0_0_GPIO_A_POS   5U
 
#define RES_CFG_GPIO0_0_GPIO_A_ADDR   0x2B0U
 
#define RES_CFG_GPIO0_0_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO0_0_GPIO_A_POS   7U
 
#define GPIO0_0_GPIO_B_ADDR   0x2B1U
 
#define GPIO0_0_GPIO_B_DEFAULT   0xA0U
 
#define GPIO_TX_ID_GPIO0_0_GPIO_B_ADDR   0x2B1U
 
#define GPIO_TX_ID_GPIO0_0_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO0_0_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO0_0_GPIO_B_ADDR   0x2B1U
 
#define OUT_TYPE_GPIO0_0_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO0_0_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO0_0_GPIO_B_ADDR   0x2B1U
 
#define PULL_UPDN_SEL_GPIO0_0_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO0_0_GPIO_B_POS   6U
 
#define GPIO0_0_GPIO_C_ADDR   0x2B2U
 
#define GPIO0_0_GPIO_C_DEFAULT   0x40U
 
#define GPIO_RX_ID_GPIO0_0_GPIO_C_ADDR   0x2B2U
 
#define GPIO_RX_ID_GPIO0_0_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO0_0_GPIO_C_POS   0U
 
#define GPIO_RECVED_GPIO0_0_GPIO_C_ADDR   0x2B2U
 
#define GPIO_RECVED_GPIO0_0_GPIO_C_MASK   0x40U
 
#define GPIO_RECVED_GPIO0_0_GPIO_C_POS   6U
 
#define OVR_RES_CFG_GPIO0_0_GPIO_C_ADDR   0x2B2U
 
#define OVR_RES_CFG_GPIO0_0_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO0_0_GPIO_C_POS   7U
 
#define GPIO1_1_GPIO_A_ADDR   0x2B3U
 
#define GPIO1_1_GPIO_A_DEFAULT   0x84U
 
#define GPIO_OUT_DIS_GPIO1_1_GPIO_A_ADDR   0x2B3U
 
#define GPIO_OUT_DIS_GPIO1_1_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO1_1_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO1_1_GPIO_A_ADDR   0x2B3U
 
#define GPIO_TX_EN_GPIO1_1_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO1_1_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO1_1_GPIO_A_ADDR   0x2B3U
 
#define GPIO_RX_EN_GPIO1_1_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO1_1_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO1_1_GPIO_A_ADDR   0x2B3U
 
#define GPIO_IN_GPIO1_1_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO1_1_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO1_1_GPIO_A_ADDR   0x2B3U
 
#define GPIO_OUT_GPIO1_1_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO1_1_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO1_1_GPIO_A_ADDR   0x2B3U
 
#define TX_COMP_EN_GPIO1_1_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO1_1_GPIO_A_POS   5U
 
#define RES_CFG_GPIO1_1_GPIO_A_ADDR   0x2B3U
 
#define RES_CFG_GPIO1_1_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO1_1_GPIO_A_POS   7U
 
#define GPIO1_1_GPIO_B_ADDR   0x2B4U
 
#define GPIO1_1_GPIO_B_DEFAULT   0xA1U
 
#define GPIO_TX_ID_GPIO1_1_GPIO_B_ADDR   0x2B4U
 
#define GPIO_TX_ID_GPIO1_1_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO1_1_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO1_1_GPIO_B_ADDR   0x2B4U
 
#define OUT_TYPE_GPIO1_1_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO1_1_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO1_1_GPIO_B_ADDR   0x2B4U
 
#define PULL_UPDN_SEL_GPIO1_1_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO1_1_GPIO_B_POS   6U
 
#define GPIO1_1_GPIO_C_ADDR   0x2B5U
 
#define GPIO1_1_GPIO_C_DEFAULT   0x41U
 
#define GPIO_RX_ID_GPIO1_1_GPIO_C_ADDR   0x2B5U
 
#define GPIO_RX_ID_GPIO1_1_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO1_1_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO1_1_GPIO_C_ADDR   0x2B5U
 
#define OVR_RES_CFG_GPIO1_1_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO1_1_GPIO_C_POS   7U
 
#define GPIO2_2_GPIO_A_ADDR   0x2B6U
 
#define GPIO2_2_GPIO_A_DEFAULT   0x81U
 
#define GPIO_OUT_DIS_GPIO2_2_GPIO_A_ADDR   0x2B6U
 
#define GPIO_OUT_DIS_GPIO2_2_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO2_2_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO2_2_GPIO_A_ADDR   0x2B6U
 
#define GPIO_TX_EN_GPIO2_2_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO2_2_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO2_2_GPIO_A_ADDR   0x2B6U
 
#define GPIO_RX_EN_GPIO2_2_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO2_2_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO2_2_GPIO_A_ADDR   0x2B6U
 
#define GPIO_IN_GPIO2_2_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO2_2_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO2_2_GPIO_A_ADDR   0x2B6U
 
#define GPIO_OUT_GPIO2_2_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO2_2_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO2_2_GPIO_A_ADDR   0x2B6U
 
#define TX_COMP_EN_GPIO2_2_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO2_2_GPIO_A_POS   5U
 
#define RES_CFG_GPIO2_2_GPIO_A_ADDR   0x2B6U
 
#define RES_CFG_GPIO2_2_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO2_2_GPIO_A_POS   7U
 
#define GPIO2_2_GPIO_B_ADDR   0x2B7U
 
#define GPIO2_2_GPIO_B_DEFAULT   0x22U
 
#define GPIO_TX_ID_GPIO2_2_GPIO_B_ADDR   0x2B7U
 
#define GPIO_TX_ID_GPIO2_2_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO2_2_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO2_2_GPIO_B_ADDR   0x2B7U
 
#define OUT_TYPE_GPIO2_2_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO2_2_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO2_2_GPIO_B_ADDR   0x2B7U
 
#define PULL_UPDN_SEL_GPIO2_2_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO2_2_GPIO_B_POS   6U
 
#define GPIO2_2_GPIO_C_ADDR   0x2B8U
 
#define GPIO2_2_GPIO_C_DEFAULT   0x42U
 
#define GPIO_RX_ID_GPIO2_2_GPIO_C_ADDR   0x2B8U
 
#define GPIO_RX_ID_GPIO2_2_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO2_2_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO2_2_GPIO_C_ADDR   0x2B8U
 
#define OVR_RES_CFG_GPIO2_2_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO2_2_GPIO_C_POS   7U
 
#define GPIO3_3_GPIO_A_ADDR   0x2B9U
 
#define GPIO3_3_GPIO_A_DEFAULT   0x81U
 
#define GPIO_OUT_DIS_GPIO3_3_GPIO_A_ADDR   0x2B9U
 
#define GPIO_OUT_DIS_GPIO3_3_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO3_3_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO3_3_GPIO_A_ADDR   0x2B9U
 
#define GPIO_TX_EN_GPIO3_3_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO3_3_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO3_3_GPIO_A_ADDR   0x2B9U
 
#define GPIO_RX_EN_GPIO3_3_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO3_3_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO3_3_GPIO_A_ADDR   0x2B9U
 
#define GPIO_IN_GPIO3_3_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO3_3_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO3_3_GPIO_A_ADDR   0x2B9U
 
#define GPIO_OUT_GPIO3_3_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO3_3_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO3_3_GPIO_A_ADDR   0x2B9U
 
#define TX_COMP_EN_GPIO3_3_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO3_3_GPIO_A_POS   5U
 
#define RES_CFG_GPIO3_3_GPIO_A_ADDR   0x2B9U
 
#define RES_CFG_GPIO3_3_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO3_3_GPIO_A_POS   7U
 
#define GPIO3_3_GPIO_B_ADDR   0x2BAU
 
#define GPIO3_3_GPIO_B_DEFAULT   0x23U
 
#define GPIO_TX_ID_GPIO3_3_GPIO_B_ADDR   0x2BAU
 
#define GPIO_TX_ID_GPIO3_3_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO3_3_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO3_3_GPIO_B_ADDR   0x2BAU
 
#define OUT_TYPE_GPIO3_3_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO3_3_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO3_3_GPIO_B_ADDR   0x2BAU
 
#define PULL_UPDN_SEL_GPIO3_3_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO3_3_GPIO_B_POS   6U
 
#define GPIO3_3_GPIO_C_ADDR   0x2BBU
 
#define GPIO3_3_GPIO_C_DEFAULT   0x43U
 
#define GPIO_RX_ID_GPIO3_3_GPIO_C_ADDR   0x2BBU
 
#define GPIO_RX_ID_GPIO3_3_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO3_3_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO3_3_GPIO_C_ADDR   0x2BBU
 
#define OVR_RES_CFG_GPIO3_3_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO3_3_GPIO_C_POS   7U
 
#define GPIO4_4_GPIO_A_ADDR   0x2BCU
 
#define GPIO4_4_GPIO_A_DEFAULT   0x81U
 
#define GPIO_OUT_DIS_GPIO4_4_GPIO_A_ADDR   0x2BCU
 
#define GPIO_OUT_DIS_GPIO4_4_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO4_4_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO4_4_GPIO_A_ADDR   0x2BCU
 
#define GPIO_TX_EN_GPIO4_4_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO4_4_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO4_4_GPIO_A_ADDR   0x2BCU
 
#define GPIO_RX_EN_GPIO4_4_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO4_4_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO4_4_GPIO_A_ADDR   0x2BCU
 
#define GPIO_IN_GPIO4_4_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO4_4_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO4_4_GPIO_A_ADDR   0x2BCU
 
#define GPIO_OUT_GPIO4_4_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO4_4_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO4_4_GPIO_A_ADDR   0x2BCU
 
#define TX_COMP_EN_GPIO4_4_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO4_4_GPIO_A_POS   5U
 
#define RES_CFG_GPIO4_4_GPIO_A_ADDR   0x2BCU
 
#define RES_CFG_GPIO4_4_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO4_4_GPIO_A_POS   7U
 
#define GPIO4_4_GPIO_B_ADDR   0x2BDU
 
#define GPIO4_4_GPIO_B_DEFAULT   0xA4U
 
#define GPIO_TX_ID_GPIO4_4_GPIO_B_ADDR   0x2BDU
 
#define GPIO_TX_ID_GPIO4_4_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO4_4_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO4_4_GPIO_B_ADDR   0x2BDU
 
#define OUT_TYPE_GPIO4_4_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO4_4_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO4_4_GPIO_B_ADDR   0x2BDU
 
#define PULL_UPDN_SEL_GPIO4_4_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO4_4_GPIO_B_POS   6U
 
#define GPIO4_4_GPIO_C_ADDR   0x2BEU
 
#define GPIO4_4_GPIO_C_DEFAULT   0x44U
 
#define GPIO_RX_ID_GPIO4_4_GPIO_C_ADDR   0x2BEU
 
#define GPIO_RX_ID_GPIO4_4_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO4_4_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO4_4_GPIO_C_ADDR   0x2BEU
 
#define OVR_RES_CFG_GPIO4_4_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO4_4_GPIO_C_POS   7U
 
#define GPIO5_5_GPIO_A_ADDR   0x2BFU
 
#define GPIO5_5_GPIO_A_DEFAULT   0x84U
 
#define GPIO_OUT_DIS_GPIO5_5_GPIO_A_ADDR   0x2BFU
 
#define GPIO_OUT_DIS_GPIO5_5_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO5_5_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO5_5_GPIO_A_ADDR   0x2BFU
 
#define GPIO_TX_EN_GPIO5_5_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO5_5_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO5_5_GPIO_A_ADDR   0x2BFU
 
#define GPIO_RX_EN_GPIO5_5_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO5_5_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO5_5_GPIO_A_ADDR   0x2BFU
 
#define GPIO_IN_GPIO5_5_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO5_5_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO5_5_GPIO_A_ADDR   0x2BFU
 
#define GPIO_OUT_GPIO5_5_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO5_5_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO5_5_GPIO_A_ADDR   0x2BFU
 
#define TX_COMP_EN_GPIO5_5_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO5_5_GPIO_A_POS   5U
 
#define RES_CFG_GPIO5_5_GPIO_A_ADDR   0x2BFU
 
#define RES_CFG_GPIO5_5_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO5_5_GPIO_A_POS   7U
 
#define GPIO5_5_GPIO_B_ADDR   0x2C0U
 
#define GPIO5_5_GPIO_B_DEFAULT   0xA5U
 
#define GPIO_TX_ID_GPIO5_5_GPIO_B_ADDR   0x2C0U
 
#define GPIO_TX_ID_GPIO5_5_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO5_5_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO5_5_GPIO_B_ADDR   0x2C0U
 
#define OUT_TYPE_GPIO5_5_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO5_5_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO5_5_GPIO_B_ADDR   0x2C0U
 
#define PULL_UPDN_SEL_GPIO5_5_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO5_5_GPIO_B_POS   6U
 
#define GPIO5_5_GPIO_C_ADDR   0x2C1U
 
#define GPIO5_5_GPIO_C_DEFAULT   0x45U
 
#define GPIO_RX_ID_GPIO5_5_GPIO_C_ADDR   0x2C1U
 
#define GPIO_RX_ID_GPIO5_5_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO5_5_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO5_5_GPIO_C_ADDR   0x2C1U
 
#define OVR_RES_CFG_GPIO5_5_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO5_5_GPIO_C_POS   7U
 
#define GPIO6_6_GPIO_A_ADDR   0x2C2U
 
#define GPIO6_6_GPIO_A_DEFAULT   0x83U
 
#define GPIO_OUT_DIS_GPIO6_6_GPIO_A_ADDR   0x2C2U
 
#define GPIO_OUT_DIS_GPIO6_6_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO6_6_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO6_6_GPIO_A_ADDR   0x2C2U
 
#define GPIO_TX_EN_GPIO6_6_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO6_6_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO6_6_GPIO_A_ADDR   0x2C2U
 
#define GPIO_RX_EN_GPIO6_6_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO6_6_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO6_6_GPIO_A_ADDR   0x2C2U
 
#define GPIO_IN_GPIO6_6_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO6_6_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO6_6_GPIO_A_ADDR   0x2C2U
 
#define GPIO_OUT_GPIO6_6_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO6_6_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO6_6_GPIO_A_ADDR   0x2C2U
 
#define TX_COMP_EN_GPIO6_6_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO6_6_GPIO_A_POS   5U
 
#define RES_CFG_GPIO6_6_GPIO_A_ADDR   0x2C2U
 
#define RES_CFG_GPIO6_6_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO6_6_GPIO_A_POS   7U
 
#define GPIO6_6_GPIO_B_ADDR   0x2C3U
 
#define GPIO6_6_GPIO_B_DEFAULT   0xA6U
 
#define GPIO_TX_ID_GPIO6_6_GPIO_B_ADDR   0x2C3U
 
#define GPIO_TX_ID_GPIO6_6_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO6_6_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO6_6_GPIO_B_ADDR   0x2C3U
 
#define OUT_TYPE_GPIO6_6_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO6_6_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO6_6_GPIO_B_ADDR   0x2C3U
 
#define PULL_UPDN_SEL_GPIO6_6_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO6_6_GPIO_B_POS   6U
 
#define GPIO6_6_GPIO_C_ADDR   0x2C4U
 
#define GPIO6_6_GPIO_C_DEFAULT   0x46U
 
#define GPIO_RX_ID_GPIO6_6_GPIO_C_ADDR   0x2C4U
 
#define GPIO_RX_ID_GPIO6_6_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO6_6_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO6_6_GPIO_C_ADDR   0x2C4U
 
#define OVR_RES_CFG_GPIO6_6_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO6_6_GPIO_C_POS   7U
 
#define GPIO7_7_GPIO_A_ADDR   0x2C5U
 
#define GPIO7_7_GPIO_A_DEFAULT   0x81U
 
#define GPIO_OUT_DIS_GPIO7_7_GPIO_A_ADDR   0x2C5U
 
#define GPIO_OUT_DIS_GPIO7_7_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO7_7_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO7_7_GPIO_A_ADDR   0x2C5U
 
#define GPIO_TX_EN_GPIO7_7_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO7_7_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO7_7_GPIO_A_ADDR   0x2C5U
 
#define GPIO_RX_EN_GPIO7_7_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO7_7_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO7_7_GPIO_A_ADDR   0x2C5U
 
#define GPIO_IN_GPIO7_7_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO7_7_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO7_7_GPIO_A_ADDR   0x2C5U
 
#define GPIO_OUT_GPIO7_7_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO7_7_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO7_7_GPIO_A_ADDR   0x2C5U
 
#define TX_COMP_EN_GPIO7_7_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO7_7_GPIO_A_POS   5U
 
#define RES_CFG_GPIO7_7_GPIO_A_ADDR   0x2C5U
 
#define RES_CFG_GPIO7_7_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO7_7_GPIO_A_POS   7U
 
#define GPIO7_7_GPIO_B_ADDR   0x2C6U
 
#define GPIO7_7_GPIO_B_DEFAULT   0xA7U
 
#define GPIO_TX_ID_GPIO7_7_GPIO_B_ADDR   0x2C6U
 
#define GPIO_TX_ID_GPIO7_7_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO7_7_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO7_7_GPIO_B_ADDR   0x2C6U
 
#define OUT_TYPE_GPIO7_7_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO7_7_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO7_7_GPIO_B_ADDR   0x2C6U
 
#define PULL_UPDN_SEL_GPIO7_7_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO7_7_GPIO_B_POS   6U
 
#define GPIO7_7_GPIO_C_ADDR   0x2C7U
 
#define GPIO7_7_GPIO_C_DEFAULT   0x47U
 
#define GPIO_RX_ID_GPIO7_7_GPIO_C_ADDR   0x2C7U
 
#define GPIO_RX_ID_GPIO7_7_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO7_7_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO7_7_GPIO_C_ADDR   0x2C7U
 
#define OVR_RES_CFG_GPIO7_7_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO7_7_GPIO_C_POS   7U
 
#define GPIO8_8_GPIO_A_ADDR   0x2C8U
 
#define GPIO8_8_GPIO_A_DEFAULT   0x81U
 
#define GPIO_OUT_DIS_GPIO8_8_GPIO_A_ADDR   0x2C8U
 
#define GPIO_OUT_DIS_GPIO8_8_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO8_8_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO8_8_GPIO_A_ADDR   0x2C8U
 
#define GPIO_TX_EN_GPIO8_8_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO8_8_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO8_8_GPIO_A_ADDR   0x2C8U
 
#define GPIO_RX_EN_GPIO8_8_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO8_8_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO8_8_GPIO_A_ADDR   0x2C8U
 
#define GPIO_IN_GPIO8_8_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO8_8_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO8_8_GPIO_A_ADDR   0x2C8U
 
#define GPIO_OUT_GPIO8_8_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO8_8_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO8_8_GPIO_A_ADDR   0x2C8U
 
#define TX_COMP_EN_GPIO8_8_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO8_8_GPIO_A_POS   5U
 
#define RES_CFG_GPIO8_8_GPIO_A_ADDR   0x2C8U
 
#define RES_CFG_GPIO8_8_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO8_8_GPIO_A_POS   7U
 
#define GPIO8_8_GPIO_B_ADDR   0x2C9U
 
#define GPIO8_8_GPIO_B_DEFAULT   0xA8U
 
#define GPIO_TX_ID_GPIO8_8_GPIO_B_ADDR   0x2C9U
 
#define GPIO_TX_ID_GPIO8_8_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO8_8_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO8_8_GPIO_B_ADDR   0x2C9U
 
#define OUT_TYPE_GPIO8_8_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO8_8_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO8_8_GPIO_B_ADDR   0x2C9U
 
#define PULL_UPDN_SEL_GPIO8_8_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO8_8_GPIO_B_POS   6U
 
#define GPIO8_8_GPIO_C_ADDR   0x2CAU
 
#define GPIO8_8_GPIO_C_DEFAULT   0x48U
 
#define GPIO_RX_ID_GPIO8_8_GPIO_C_ADDR   0x2CAU
 
#define GPIO_RX_ID_GPIO8_8_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO8_8_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO8_8_GPIO_C_ADDR   0x2CAU
 
#define OVR_RES_CFG_GPIO8_8_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO8_8_GPIO_C_POS   7U
 
#define GPIO9_9_GPIO_A_ADDR   0x2CBU
 
#define GPIO9_9_GPIO_A_DEFAULT   0x81U
 
#define GPIO_OUT_DIS_GPIO9_9_GPIO_A_ADDR   0x2CBU
 
#define GPIO_OUT_DIS_GPIO9_9_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO9_9_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO9_9_GPIO_A_ADDR   0x2CBU
 
#define GPIO_TX_EN_GPIO9_9_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO9_9_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO9_9_GPIO_A_ADDR   0x2CBU
 
#define GPIO_RX_EN_GPIO9_9_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO9_9_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO9_9_GPIO_A_ADDR   0x2CBU
 
#define GPIO_IN_GPIO9_9_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO9_9_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO9_9_GPIO_A_ADDR   0x2CBU
 
#define GPIO_OUT_GPIO9_9_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO9_9_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO9_9_GPIO_A_ADDR   0x2CBU
 
#define TX_COMP_EN_GPIO9_9_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO9_9_GPIO_A_POS   5U
 
#define RES_CFG_GPIO9_9_GPIO_A_ADDR   0x2CBU
 
#define RES_CFG_GPIO9_9_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO9_9_GPIO_A_POS   7U
 
#define GPIO9_9_GPIO_B_ADDR   0x2CCU
 
#define GPIO9_9_GPIO_B_DEFAULT   0xA9U
 
#define GPIO_TX_ID_GPIO9_9_GPIO_B_ADDR   0x2CCU
 
#define GPIO_TX_ID_GPIO9_9_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO9_9_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO9_9_GPIO_B_ADDR   0x2CCU
 
#define OUT_TYPE_GPIO9_9_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO9_9_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO9_9_GPIO_B_ADDR   0x2CCU
 
#define PULL_UPDN_SEL_GPIO9_9_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO9_9_GPIO_B_POS   6U
 
#define GPIO9_9_GPIO_C_ADDR   0x2CDU
 
#define GPIO9_9_GPIO_C_DEFAULT   0x49U
 
#define GPIO_RX_ID_GPIO9_9_GPIO_C_ADDR   0x2CDU
 
#define GPIO_RX_ID_GPIO9_9_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO9_9_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO9_9_GPIO_C_ADDR   0x2CDU
 
#define OVR_RES_CFG_GPIO9_9_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO9_9_GPIO_C_POS   7U
 
#define GPIO10_10_GPIO_A_ADDR   0x2CEU
 
#define GPIO10_10_GPIO_A_DEFAULT   0x81U
 
#define GPIO_OUT_DIS_GPIO10_10_GPIO_A_ADDR   0x2CEU
 
#define GPIO_OUT_DIS_GPIO10_10_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO10_10_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO10_10_GPIO_A_ADDR   0x2CEU
 
#define GPIO_TX_EN_GPIO10_10_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO10_10_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO10_10_GPIO_A_ADDR   0x2CEU
 
#define GPIO_RX_EN_GPIO10_10_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO10_10_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO10_10_GPIO_A_ADDR   0x2CEU
 
#define GPIO_IN_GPIO10_10_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO10_10_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO10_10_GPIO_A_ADDR   0x2CEU
 
#define GPIO_OUT_GPIO10_10_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO10_10_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO10_10_GPIO_A_ADDR   0x2CEU
 
#define TX_COMP_EN_GPIO10_10_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO10_10_GPIO_A_POS   5U
 
#define RES_CFG_GPIO10_10_GPIO_A_ADDR   0x2CEU
 
#define RES_CFG_GPIO10_10_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO10_10_GPIO_A_POS   7U
 
#define GPIO10_10_GPIO_B_ADDR   0x2CFU
 
#define GPIO10_10_GPIO_B_DEFAULT   0xAAU
 
#define GPIO_TX_ID_GPIO10_10_GPIO_B_ADDR   0x2CFU
 
#define GPIO_TX_ID_GPIO10_10_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO10_10_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO10_10_GPIO_B_ADDR   0x2CFU
 
#define OUT_TYPE_GPIO10_10_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO10_10_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO10_10_GPIO_B_ADDR   0x2CFU
 
#define PULL_UPDN_SEL_GPIO10_10_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO10_10_GPIO_B_POS   6U
 
#define GPIO10_10_GPIO_C_ADDR   0x2D0U
 
#define GPIO10_10_GPIO_C_DEFAULT   0x4AU
 
#define GPIO_RX_ID_GPIO10_10_GPIO_C_ADDR   0x2D0U
 
#define GPIO_RX_ID_GPIO10_10_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO10_10_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO10_10_GPIO_C_ADDR   0x2D0U
 
#define OVR_RES_CFG_GPIO10_10_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO10_10_GPIO_C_POS   7U
 
#define GPIO11_11_GPIO_A_ADDR   0x2D1U
 
#define GPIO11_11_GPIO_A_DEFAULT   0x81U
 
#define GPIO_OUT_DIS_GPIO11_11_GPIO_A_ADDR   0x2D1U
 
#define GPIO_OUT_DIS_GPIO11_11_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO11_11_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO11_11_GPIO_A_ADDR   0x2D1U
 
#define GPIO_TX_EN_GPIO11_11_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO11_11_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO11_11_GPIO_A_ADDR   0x2D1U
 
#define GPIO_RX_EN_GPIO11_11_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO11_11_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO11_11_GPIO_A_ADDR   0x2D1U
 
#define GPIO_IN_GPIO11_11_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO11_11_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO11_11_GPIO_A_ADDR   0x2D1U
 
#define GPIO_OUT_GPIO11_11_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO11_11_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO11_11_GPIO_A_ADDR   0x2D1U
 
#define TX_COMP_EN_GPIO11_11_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO11_11_GPIO_A_POS   5U
 
#define RES_CFG_GPIO11_11_GPIO_A_ADDR   0x2D1U
 
#define RES_CFG_GPIO11_11_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO11_11_GPIO_A_POS   7U
 
#define GPIO11_11_GPIO_B_ADDR   0x2D2U
 
#define GPIO11_11_GPIO_B_DEFAULT   0xABU
 
#define GPIO_TX_ID_GPIO11_11_GPIO_B_ADDR   0x2D2U
 
#define GPIO_TX_ID_GPIO11_11_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO11_11_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO11_11_GPIO_B_ADDR   0x2D2U
 
#define OUT_TYPE_GPIO11_11_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO11_11_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO11_11_GPIO_B_ADDR   0x2D2U
 
#define PULL_UPDN_SEL_GPIO11_11_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO11_11_GPIO_B_POS   6U
 
#define GPIO11_11_GPIO_C_ADDR   0x2D3U
 
#define GPIO11_11_GPIO_C_DEFAULT   0x4BU
 
#define GPIO_RX_ID_GPIO11_11_GPIO_C_ADDR   0x2D3U
 
#define GPIO_RX_ID_GPIO11_11_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO11_11_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO11_11_GPIO_C_ADDR   0x2D3U
 
#define OVR_RES_CFG_GPIO11_11_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO11_11_GPIO_C_POS   7U
 
#define GPIO12_12_GPIO_A_ADDR   0x2D4U
 
#define GPIO12_12_GPIO_A_DEFAULT   0x81U
 
#define GPIO_OUT_DIS_GPIO12_12_GPIO_A_ADDR   0x2D4U
 
#define GPIO_OUT_DIS_GPIO12_12_GPIO_A_MASK   0x01U
 
#define GPIO_OUT_DIS_GPIO12_12_GPIO_A_POS   0U
 
#define GPIO_TX_EN_GPIO12_12_GPIO_A_ADDR   0x2D4U
 
#define GPIO_TX_EN_GPIO12_12_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_GPIO12_12_GPIO_A_POS   1U
 
#define GPIO_RX_EN_GPIO12_12_GPIO_A_ADDR   0x2D4U
 
#define GPIO_RX_EN_GPIO12_12_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_GPIO12_12_GPIO_A_POS   2U
 
#define GPIO_IN_GPIO12_12_GPIO_A_ADDR   0x2D4U
 
#define GPIO_IN_GPIO12_12_GPIO_A_MASK   0x08U
 
#define GPIO_IN_GPIO12_12_GPIO_A_POS   3U
 
#define GPIO_OUT_GPIO12_12_GPIO_A_ADDR   0x2D4U
 
#define GPIO_OUT_GPIO12_12_GPIO_A_MASK   0x10U
 
#define GPIO_OUT_GPIO12_12_GPIO_A_POS   4U
 
#define TX_COMP_EN_GPIO12_12_GPIO_A_ADDR   0x2D4U
 
#define TX_COMP_EN_GPIO12_12_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_GPIO12_12_GPIO_A_POS   5U
 
#define RES_CFG_GPIO12_12_GPIO_A_ADDR   0x2D4U
 
#define RES_CFG_GPIO12_12_GPIO_A_MASK   0x80U
 
#define RES_CFG_GPIO12_12_GPIO_A_POS   7U
 
#define GPIO12_12_GPIO_B_ADDR   0x2D5U
 
#define GPIO12_12_GPIO_B_DEFAULT   0xACU
 
#define GPIO_TX_ID_GPIO12_12_GPIO_B_ADDR   0x2D5U
 
#define GPIO_TX_ID_GPIO12_12_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_GPIO12_12_GPIO_B_POS   0U
 
#define OUT_TYPE_GPIO12_12_GPIO_B_ADDR   0x2D5U
 
#define OUT_TYPE_GPIO12_12_GPIO_B_MASK   0x20U
 
#define OUT_TYPE_GPIO12_12_GPIO_B_POS   5U
 
#define PULL_UPDN_SEL_GPIO12_12_GPIO_B_ADDR   0x2D5U
 
#define PULL_UPDN_SEL_GPIO12_12_GPIO_B_MASK   0xC0U
 
#define PULL_UPDN_SEL_GPIO12_12_GPIO_B_POS   6U
 
#define GPIO12_12_GPIO_C_ADDR   0x2D6U
 
#define GPIO12_12_GPIO_C_DEFAULT   0x4CU
 
#define GPIO_RX_ID_GPIO12_12_GPIO_C_ADDR   0x2D6U
 
#define GPIO_RX_ID_GPIO12_12_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_GPIO12_12_GPIO_C_POS   0U
 
#define OVR_RES_CFG_GPIO12_12_GPIO_C_ADDR   0x2D6U
 
#define OVR_RES_CFG_GPIO12_12_GPIO_C_MASK   0x80U
 
#define OVR_RES_CFG_GPIO12_12_GPIO_C_POS   7U
 
#define CMU_CMU2_ADDR   0x302U
 
#define CMU_CMU2_DEFAULT   0x00U
 
#define PFDDIV_RSHORT_CMU_CMU2_ADDR   0x302U
 
#define PFDDIV_RSHORT_CMU_CMU2_MASK   0x70U
 
#define PFDDIV_RSHORT_CMU_CMU2_POS   4U
 
#define BACKTOP_BACKTOP1_ADDR   0x308U
 
#define BACKTOP_BACKTOP1_DEFAULT   0x01U
 
#define BACKTOP_EN_BACKTOP_BACKTOP1_ADDR   0x308U
 
#define BACKTOP_EN_BACKTOP_BACKTOP1_MASK   0x01U
 
#define BACKTOP_EN_BACKTOP_BACKTOP1_POS   0U
 
#define LINE_SPL2_BACKTOP_BACKTOP1_ADDR   0x308U
 
#define LINE_SPL2_BACKTOP_BACKTOP1_MASK   0x08U
 
#define LINE_SPL2_BACKTOP_BACKTOP1_POS   3U
 
#define CSIPLLX_LOCK_BACKTOP_BACKTOP1_ADDR   0x308U
 
#define CSIPLLX_LOCK_BACKTOP_BACKTOP1_MASK   0x10U
 
#define CSIPLLX_LOCK_BACKTOP_BACKTOP1_POS   4U
 
#define CSIPLLY_LOCK_BACKTOP_BACKTOP1_ADDR   0x308U
 
#define CSIPLLY_LOCK_BACKTOP_BACKTOP1_MASK   0x20U
 
#define CSIPLLY_LOCK_BACKTOP_BACKTOP1_POS   5U
 
#define CSIPLLZ_LOCK_BACKTOP_BACKTOP1_ADDR   0x308U
 
#define CSIPLLZ_LOCK_BACKTOP_BACKTOP1_MASK   0x40U
 
#define CSIPLLZ_LOCK_BACKTOP_BACKTOP1_POS   6U
 
#define CSIPLLU_LOCK_BACKTOP_BACKTOP1_ADDR   0x308U
 
#define CSIPLLU_LOCK_BACKTOP_BACKTOP1_MASK   0x80U
 
#define CSIPLLU_LOCK_BACKTOP_BACKTOP1_POS   7U
 
#define BACKTOP_BACKTOP4_ADDR   0x30BU
 
#define BACKTOP_BACKTOP4_DEFAULT   0x00U
 
#define VS_VC2_L_BACKTOP_BACKTOP4_ADDR   0x30BU
 
#define VS_VC2_L_BACKTOP_BACKTOP4_MASK   0xFFU
 
#define VS_VC2_L_BACKTOP_BACKTOP4_POS   0U
 
#define BACKTOP_BACKTOP5_ADDR   0x30CU
 
#define BACKTOP_BACKTOP5_DEFAULT   0x00U
 
#define VS_VC2_H_BACKTOP_BACKTOP5_ADDR   0x30CU
 
#define VS_VC2_H_BACKTOP_BACKTOP5_MASK   0xFFU
 
#define VS_VC2_H_BACKTOP_BACKTOP5_POS   0U
 
#define BACKTOP_BACKTOP6_ADDR   0x30DU
 
#define BACKTOP_BACKTOP6_DEFAULT   0x00U
 
#define VS_VC3_L_BACKTOP_BACKTOP6_ADDR   0x30DU
 
#define VS_VC3_L_BACKTOP_BACKTOP6_MASK   0xFFU
 
#define VS_VC3_L_BACKTOP_BACKTOP6_POS   0U
 
#define BACKTOP_BACKTOP7_ADDR   0x30EU
 
#define BACKTOP_BACKTOP7_DEFAULT   0x00U
 
#define VS_VC3_H_BACKTOP_BACKTOP7_ADDR   0x30EU
 
#define VS_VC3_H_BACKTOP_BACKTOP7_MASK   0xFFU
 
#define VS_VC3_H_BACKTOP_BACKTOP7_POS   0U
 
#define BACKTOP_BACKTOP11_ADDR   0x312U
 
#define BACKTOP_BACKTOP11_DEFAULT   0x00U
 
#define LMO_Y_BACKTOP_BACKTOP11_ADDR   0x312U
 
#define LMO_Y_BACKTOP_BACKTOP11_MASK   0x02U
 
#define LMO_Y_BACKTOP_BACKTOP11_POS   1U
 
#define LMO_Z_BACKTOP_BACKTOP11_ADDR   0x312U
 
#define LMO_Z_BACKTOP_BACKTOP11_MASK   0x04U
 
#define LMO_Z_BACKTOP_BACKTOP11_POS   2U
 
#define CMD_OVERFLOW2_BACKTOP_BACKTOP11_ADDR   0x312U
 
#define CMD_OVERFLOW2_BACKTOP_BACKTOP11_MASK   0x20U
 
#define CMD_OVERFLOW2_BACKTOP_BACKTOP11_POS   5U
 
#define CMD_OVERFLOW3_BACKTOP_BACKTOP11_ADDR   0x312U
 
#define CMD_OVERFLOW3_BACKTOP_BACKTOP11_MASK   0x40U
 
#define CMD_OVERFLOW3_BACKTOP_BACKTOP11_POS   6U
 
#define BACKTOP_BACKTOP12_ADDR   0x313U
 
#define BACKTOP_BACKTOP12_DEFAULT   0x02U
 
#define CSI_OUT_EN_BACKTOP_BACKTOP12_ADDR   0x313U
 
#define CSI_OUT_EN_BACKTOP_BACKTOP12_MASK   0x02U
 
#define CSI_OUT_EN_BACKTOP_BACKTOP12_POS   1U
 
#define BACKTOP_BACKTOP13_ADDR   0x314U
 
#define BACKTOP_BACKTOP13_DEFAULT   0x00U
 
#define SOFT_VC_Y_BACKTOP_BACKTOP13_ADDR   0x314U
 
#define SOFT_VC_Y_BACKTOP_BACKTOP13_MASK   0xF0U
 
#define SOFT_VC_Y_BACKTOP_BACKTOP13_POS   4U
 
#define BACKTOP_BACKTOP14_ADDR   0x315U
 
#define BACKTOP_BACKTOP14_DEFAULT   0x00U
 
#define SOFT_VC_Z_BACKTOP_BACKTOP14_ADDR   0x315U
 
#define SOFT_VC_Z_BACKTOP_BACKTOP14_MASK   0x0FU
 
#define SOFT_VC_Z_BACKTOP_BACKTOP14_POS   0U
 
#define BACKTOP_BACKTOP15_ADDR   0x316U
 
#define BACKTOP_BACKTOP15_DEFAULT   0x00U
 
#define SOFT_DT_Y_H_BACKTOP_BACKTOP15_ADDR   0x316U
 
#define SOFT_DT_Y_H_BACKTOP_BACKTOP15_MASK   0xC0U
 
#define SOFT_DT_Y_H_BACKTOP_BACKTOP15_POS   6U
 
#define BACKTOP_BACKTOP16_ADDR   0x317U
 
#define BACKTOP_BACKTOP16_DEFAULT   0x00U
 
#define SOFT_DT_Y_L_BACKTOP_BACKTOP16_ADDR   0x317U
 
#define SOFT_DT_Y_L_BACKTOP_BACKTOP16_MASK   0x0FU
 
#define SOFT_DT_Y_L_BACKTOP_BACKTOP16_POS   0U
 
#define SOFT_DT_Z_H_BACKTOP_BACKTOP16_ADDR   0x317U
 
#define SOFT_DT_Z_H_BACKTOP_BACKTOP16_MASK   0xF0U
 
#define SOFT_DT_Z_H_BACKTOP_BACKTOP16_POS   4U
 
#define BACKTOP_BACKTOP17_ADDR   0x318U
 
#define BACKTOP_BACKTOP17_DEFAULT   0x00U
 
#define SOFT_DT_Z_L_BACKTOP_BACKTOP17_ADDR   0x318U
 
#define SOFT_DT_Z_L_BACKTOP_BACKTOP17_MASK   0x03U
 
#define SOFT_DT_Z_L_BACKTOP_BACKTOP17_POS   0U
 
#define BACKTOP_BACKTOP18_ADDR   0x319U
 
#define BACKTOP_BACKTOP18_DEFAULT   0x00U
 
#define SOFT_BPP_Y_BACKTOP_BACKTOP18_ADDR   0x319U
 
#define SOFT_BPP_Y_BACKTOP_BACKTOP18_MASK   0x1FU
 
#define SOFT_BPP_Y_BACKTOP_BACKTOP18_POS   0U
 
#define SOFT_BPP_Z_H_BACKTOP_BACKTOP18_ADDR   0x319U
 
#define SOFT_BPP_Z_H_BACKTOP_BACKTOP18_MASK   0xE0U
 
#define SOFT_BPP_Z_H_BACKTOP_BACKTOP18_POS   5U
 
#define BACKTOP_BACKTOP19_ADDR   0x31AU
 
#define BACKTOP_BACKTOP19_DEFAULT   0x00U
 
#define SOFT_BPP_Z_L_BACKTOP_BACKTOP19_ADDR   0x31AU
 
#define SOFT_BPP_Z_L_BACKTOP_BACKTOP19_MASK   0x03U
 
#define SOFT_BPP_Z_L_BACKTOP_BACKTOP19_POS   0U
 
#define BACKTOP_BACKTOP20_ADDR   0x31BU
 
#define BACKTOP_BACKTOP20_DEFAULT   0x00U
 
#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP20_ADDR   0x31BU
 
#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP20_MASK   0xFFU
 
#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP20_POS   0U
 
#define BACKTOP_BACKTOP21_ADDR   0x31CU
 
#define BACKTOP_BACKTOP21_DEFAULT   0x00U
 
#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP21_ADDR   0x31CU
 
#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP21_MASK   0x0FU
 
#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP21_POS   0U
 
#define BPP8DBLY_BACKTOP_BACKTOP21_ADDR   0x31CU
 
#define BPP8DBLY_BACKTOP_BACKTOP21_MASK   0x20U
 
#define BPP8DBLY_BACKTOP_BACKTOP21_POS   5U
 
#define BPP8DBLZ_BACKTOP_BACKTOP21_ADDR   0x31CU
 
#define BPP8DBLZ_BACKTOP_BACKTOP21_MASK   0x40U
 
#define BPP8DBLZ_BACKTOP_BACKTOP21_POS   6U
 
#define BACKTOP_BACKTOP22_ADDR   0x31DU
 
#define BACKTOP_BACKTOP22_DEFAULT   0x2FU
 
#define PHY0_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP22_ADDR   0x31DU
 
#define PHY0_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP22_MASK   0x1FU
 
#define PHY0_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP22_POS   0U
 
#define PHY0_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP22_ADDR   0x31DU
 
#define PHY0_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP22_MASK   0x20U
 
#define PHY0_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP22_POS   5U
 
#define OVERRIDE_BPP_VC_DTY_BACKTOP_BACKTOP22_ADDR   0x31DU
 
#define OVERRIDE_BPP_VC_DTY_BACKTOP_BACKTOP22_MASK   0x80U
 
#define OVERRIDE_BPP_VC_DTY_BACKTOP_BACKTOP22_POS   7U
 
#define BACKTOP_BACKTOP23_ADDR   0x31EU
 
#define BACKTOP_BACKTOP23_DEFAULT   0x00U
 
#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP23_ADDR   0x31EU
 
#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP23_MASK   0xFFU
 
#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP23_POS   0U
 
#define BACKTOP_BACKTOP24_ADDR   0x31FU
 
#define BACKTOP_BACKTOP24_DEFAULT   0x00U
 
#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP24_ADDR   0x31FU
 
#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP24_MASK   0x0FU
 
#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP24_POS   0U
 
#define BPP8DBLY_MODE_BACKTOP_BACKTOP24_ADDR   0x31FU
 
#define BPP8DBLY_MODE_BACKTOP_BACKTOP24_MASK   0x20U
 
#define BPP8DBLY_MODE_BACKTOP_BACKTOP24_POS   5U
 
#define BPP8DBLZ_MODE_BACKTOP_BACKTOP24_ADDR   0x31FU
 
#define BPP8DBLZ_MODE_BACKTOP_BACKTOP24_MASK   0x40U
 
#define BPP8DBLZ_MODE_BACKTOP_BACKTOP24_POS   6U
 
#define BACKTOP_BACKTOP25_ADDR   0x320U
 
#define BACKTOP_BACKTOP25_DEFAULT   0x2FU
 
#define PHY1_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP25_ADDR   0x320U
 
#define PHY1_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP25_MASK   0x1FU
 
#define PHY1_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP25_POS   0U
 
#define PHY1_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP25_ADDR   0x320U
 
#define PHY1_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP25_MASK   0x20U
 
#define PHY1_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP25_POS   5U
 
#define OVERRIDE_BPP_VC_DTZ_BACKTOP_BACKTOP25_ADDR   0x320U
 
#define OVERRIDE_BPP_VC_DTZ_BACKTOP_BACKTOP25_MASK   0x40U
 
#define OVERRIDE_BPP_VC_DTZ_BACKTOP_BACKTOP25_POS   6U
 
#define BACKTOP_BACKTOP26_ADDR   0x321U
 
#define BACKTOP_BACKTOP26_DEFAULT   0x00U
 
#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP26_ADDR   0x321U
 
#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP26_MASK   0xFFU
 
#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP26_POS   0U
 
#define BACKTOP_BACKTOP27_ADDR   0x322U
 
#define BACKTOP_BACKTOP27_DEFAULT   0x00U
 
#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP27_ADDR   0x322U
 
#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP27_MASK   0x0FU
 
#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP27_POS   0U
 
#define YUV_8_10_MUX_MODE1_BACKTOP_BACKTOP27_ADDR   0x322U
 
#define YUV_8_10_MUX_MODE1_BACKTOP_BACKTOP27_MASK   0x10U
 
#define YUV_8_10_MUX_MODE1_BACKTOP_BACKTOP27_POS   4U
 
#define YUV_8_10_MUX_MODE2_BACKTOP_BACKTOP27_ADDR   0x322U
 
#define YUV_8_10_MUX_MODE2_BACKTOP_BACKTOP27_MASK   0x20U
 
#define YUV_8_10_MUX_MODE2_BACKTOP_BACKTOP27_POS   5U
 
#define YUV_8_10_MUX_MODE3_BACKTOP_BACKTOP27_ADDR   0x322U
 
#define YUV_8_10_MUX_MODE3_BACKTOP_BACKTOP27_MASK   0x40U
 
#define YUV_8_10_MUX_MODE3_BACKTOP_BACKTOP27_POS   6U
 
#define YUV_8_10_MUX_MODE4_BACKTOP_BACKTOP27_ADDR   0x322U
 
#define YUV_8_10_MUX_MODE4_BACKTOP_BACKTOP27_MASK   0x80U
 
#define YUV_8_10_MUX_MODE4_BACKTOP_BACKTOP27_POS   7U
 
#define BACKTOP_BACKTOP28_ADDR   0x323U
 
#define BACKTOP_BACKTOP28_DEFAULT   0x2FU
 
#define PHY2_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP28_ADDR   0x323U
 
#define PHY2_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP28_MASK   0x1FU
 
#define PHY2_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP28_POS   0U
 
#define PHY2_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP28_ADDR   0x323U
 
#define PHY2_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP28_MASK   0x20U
 
#define PHY2_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP28_POS   5U
 
#define BACKTOP_BACKTOP29_ADDR   0x324U
 
#define BACKTOP_BACKTOP29_DEFAULT   0x00U
 
#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP29_ADDR   0x324U
 
#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP29_MASK   0xFFU
 
#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP29_POS   0U
 
#define BACKTOP_BACKTOP30_ADDR   0x325U
 
#define BACKTOP_BACKTOP30_DEFAULT   0x00U
 
#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP30_ADDR   0x325U
 
#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP30_MASK   0x0FU
 
#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP30_POS   0U
 
#define BACKTOP_W_FRAME_BACKTOP_BACKTOP30_ADDR   0x325U
 
#define BACKTOP_W_FRAME_BACKTOP_BACKTOP30_MASK   0x80U
 
#define BACKTOP_W_FRAME_BACKTOP_BACKTOP30_POS   7U
 
#define BACKTOP_BACKTOP31_ADDR   0x326U
 
#define BACKTOP_BACKTOP31_DEFAULT   0x2FU
 
#define PHY3_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP31_ADDR   0x326U
 
#define PHY3_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP31_MASK   0x1FU
 
#define PHY3_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP31_POS   0U
 
#define PHY3_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP31_ADDR   0x326U
 
#define PHY3_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP31_MASK   0x20U
 
#define PHY3_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP31_POS   5U
 
#define BACKTOP_BACKTOP32_ADDR   0x327U
 
#define BACKTOP_BACKTOP32_DEFAULT   0x00U
 
#define BPP10DBLY_BACKTOP_BACKTOP32_ADDR   0x327U
 
#define BPP10DBLY_BACKTOP_BACKTOP32_MASK   0x02U
 
#define BPP10DBLY_BACKTOP_BACKTOP32_POS   1U
 
#define BPP10DBLZ_BACKTOP_BACKTOP32_ADDR   0x327U
 
#define BPP10DBLZ_BACKTOP_BACKTOP32_MASK   0x04U
 
#define BPP10DBLZ_BACKTOP_BACKTOP32_POS   2U
 
#define BPP10DBLY_MODE_BACKTOP_BACKTOP32_ADDR   0x327U
 
#define BPP10DBLY_MODE_BACKTOP_BACKTOP32_MASK   0x20U
 
#define BPP10DBLY_MODE_BACKTOP_BACKTOP32_POS   5U
 
#define BPP10DBLZ_MODE_BACKTOP_BACKTOP32_ADDR   0x327U
 
#define BPP10DBLZ_MODE_BACKTOP_BACKTOP32_MASK   0x40U
 
#define BPP10DBLZ_MODE_BACKTOP_BACKTOP32_POS   6U
 
#define BACKTOP_BACKTOP33_ADDR   0x328U
 
#define BACKTOP_BACKTOP33_DEFAULT   0x00U
 
#define BPP12DBLY_BACKTOP_BACKTOP33_ADDR   0x328U
 
#define BPP12DBLY_BACKTOP_BACKTOP33_MASK   0x02U
 
#define BPP12DBLY_BACKTOP_BACKTOP33_POS   1U
 
#define BPP12DBLZ_BACKTOP_BACKTOP33_ADDR   0x328U
 
#define BPP12DBLZ_BACKTOP_BACKTOP33_MASK   0x04U
 
#define BPP12DBLZ_BACKTOP_BACKTOP33_POS   2U
 
#define MIPI_PHY_MIPI_PHY0_ADDR   0x330U
 
#define MIPI_PHY_MIPI_PHY0_DEFAULT   0x04U
 
#define PHY_4X2_MIPI_PHY_MIPI_PHY0_ADDR   0x330U
 
#define PHY_4X2_MIPI_PHY_MIPI_PHY0_MASK   0x01U
 
#define PHY_4X2_MIPI_PHY_MIPI_PHY0_POS   0U
 
#define PHY_2X4_MIPI_PHY_MIPI_PHY0_ADDR   0x330U
 
#define PHY_2X4_MIPI_PHY_MIPI_PHY0_MASK   0x04U
 
#define PHY_2X4_MIPI_PHY_MIPI_PHY0_POS   2U
 
#define PHY_1X4A_22_MIPI_PHY_MIPI_PHY0_ADDR   0x330U
 
#define PHY_1X4A_22_MIPI_PHY_MIPI_PHY0_MASK   0x08U
 
#define PHY_1X4A_22_MIPI_PHY_MIPI_PHY0_POS   3U
 
#define PHY_1X4B_22_MIPI_PHY_MIPI_PHY0_ADDR   0x330U
 
#define PHY_1X4B_22_MIPI_PHY_MIPI_PHY0_MASK   0x10U
 
#define PHY_1X4B_22_MIPI_PHY_MIPI_PHY0_POS   4U
 
#define FORCE_CSI_OUT_EN_MIPI_PHY_MIPI_PHY0_ADDR   0x330U
 
#define FORCE_CSI_OUT_EN_MIPI_PHY_MIPI_PHY0_MASK   0x80U
 
#define FORCE_CSI_OUT_EN_MIPI_PHY_MIPI_PHY0_POS   7U
 
#define MIPI_PHY_MIPI_PHY1_ADDR   0x331U
 
#define MIPI_PHY_MIPI_PHY1_DEFAULT   0x00U
 
#define T_CLK_PRZERO_MIPI_PHY_MIPI_PHY1_ADDR   0x331U
 
#define T_CLK_PRZERO_MIPI_PHY_MIPI_PHY1_MASK   0x03U
 
#define T_CLK_PRZERO_MIPI_PHY_MIPI_PHY1_POS   0U
 
#define T_HS_PREP_MIPI_PHY_MIPI_PHY1_ADDR   0x331U
 
#define T_HS_PREP_MIPI_PHY_MIPI_PHY1_MASK   0x30U
 
#define T_HS_PREP_MIPI_PHY_MIPI_PHY1_POS   4U
 
#define T_HS_PRZERO_MIPI_PHY_MIPI_PHY1_ADDR   0x331U
 
#define T_HS_PRZERO_MIPI_PHY_MIPI_PHY1_MASK   0xC0U
 
#define T_HS_PRZERO_MIPI_PHY_MIPI_PHY1_POS   6U
 
#define MIPI_PHY_MIPI_PHY2_ADDR   0x332U
 
#define MIPI_PHY_MIPI_PHY2_DEFAULT   0xF4U
 
#define T_HS_TRAIL_MIPI_PHY_MIPI_PHY2_ADDR   0x332U
 
#define T_HS_TRAIL_MIPI_PHY_MIPI_PHY2_MASK   0x03U
 
#define T_HS_TRAIL_MIPI_PHY_MIPI_PHY2_POS   0U
 
#define T_LPX_MIPI_PHY_MIPI_PHY2_ADDR   0x332U
 
#define T_LPX_MIPI_PHY_MIPI_PHY2_MASK   0x0CU
 
#define T_LPX_MIPI_PHY_MIPI_PHY2_POS   2U
 
#define PHY_STDBY_N_MIPI_PHY_MIPI_PHY2_ADDR   0x332U
 
#define PHY_STDBY_N_MIPI_PHY_MIPI_PHY2_MASK   0xF0U
 
#define PHY_STDBY_N_MIPI_PHY_MIPI_PHY2_POS   4U
 
#define MIPI_PHY_MIPI_PHY3_ADDR   0x333U
 
#define MIPI_PHY_MIPI_PHY3_DEFAULT   0x4EU
 
#define PHY0_LANE_MAP_MIPI_PHY_MIPI_PHY3_ADDR   0x333U
 
#define PHY0_LANE_MAP_MIPI_PHY_MIPI_PHY3_MASK   0x0FU
 
#define PHY0_LANE_MAP_MIPI_PHY_MIPI_PHY3_POS   0U
 
#define PHY1_LANE_MAP_MIPI_PHY_MIPI_PHY3_ADDR   0x333U
 
#define PHY1_LANE_MAP_MIPI_PHY_MIPI_PHY3_MASK   0xF0U
 
#define PHY1_LANE_MAP_MIPI_PHY_MIPI_PHY3_POS   4U
 
#define MIPI_PHY_MIPI_PHY4_ADDR   0x334U
 
#define MIPI_PHY_MIPI_PHY4_DEFAULT   0xE4U
 
#define PHY2_LANE_MAP_MIPI_PHY_MIPI_PHY4_ADDR   0x334U
 
#define PHY2_LANE_MAP_MIPI_PHY_MIPI_PHY4_MASK   0x0FU
 
#define PHY2_LANE_MAP_MIPI_PHY_MIPI_PHY4_POS   0U
 
#define PHY3_LANE_MAP_MIPI_PHY_MIPI_PHY4_ADDR   0x334U
 
#define PHY3_LANE_MAP_MIPI_PHY_MIPI_PHY4_MASK   0xF0U
 
#define PHY3_LANE_MAP_MIPI_PHY_MIPI_PHY4_POS   4U
 
#define MIPI_PHY_MIPI_PHY5_ADDR   0x335U
 
#define MIPI_PHY_MIPI_PHY5_DEFAULT   0x00U
 
#define PHY0_POL_MAP_MIPI_PHY_MIPI_PHY5_ADDR   0x335U
 
#define PHY0_POL_MAP_MIPI_PHY_MIPI_PHY5_MASK   0x07U
 
#define PHY0_POL_MAP_MIPI_PHY_MIPI_PHY5_POS   0U
 
#define PHY1_POL_MAP_MIPI_PHY_MIPI_PHY5_ADDR   0x335U
 
#define PHY1_POL_MAP_MIPI_PHY_MIPI_PHY5_MASK   0x38U
 
#define PHY1_POL_MAP_MIPI_PHY_MIPI_PHY5_POS   3U
 
#define T_CLK_PREP_MIPI_PHY_MIPI_PHY5_ADDR   0x335U
 
#define T_CLK_PREP_MIPI_PHY_MIPI_PHY5_MASK   0xC0U
 
#define T_CLK_PREP_MIPI_PHY_MIPI_PHY5_POS   6U
 
#define MIPI_PHY_MIPI_PHY6_ADDR   0x336U
 
#define MIPI_PHY_MIPI_PHY6_DEFAULT   0x00U
 
#define PHY2_POL_MAP_MIPI_PHY_MIPI_PHY6_ADDR   0x336U
 
#define PHY2_POL_MAP_MIPI_PHY_MIPI_PHY6_MASK   0x07U
 
#define PHY2_POL_MAP_MIPI_PHY_MIPI_PHY6_POS   0U
 
#define PHY3_POL_MAP_MIPI_PHY_MIPI_PHY6_ADDR   0x336U
 
#define PHY3_POL_MAP_MIPI_PHY_MIPI_PHY6_MASK   0x38U
 
#define PHY3_POL_MAP_MIPI_PHY_MIPI_PHY6_POS   3U
 
#define PHY_CP0_MIPI_PHY_MIPI_PHY6_ADDR   0x336U
 
#define PHY_CP0_MIPI_PHY_MIPI_PHY6_MASK   0x40U
 
#define PHY_CP0_MIPI_PHY_MIPI_PHY6_POS   6U
 
#define PHY_CP1_MIPI_PHY_MIPI_PHY6_ADDR   0x336U
 
#define PHY_CP1_MIPI_PHY_MIPI_PHY6_MASK   0x80U
 
#define PHY_CP1_MIPI_PHY_MIPI_PHY6_POS   7U
 
#define MIPI_PHY_MIPI_PHY9_ADDR   0x339U
 
#define MIPI_PHY_MIPI_PHY9_DEFAULT   0x00U
 
#define PHY_CP0_OVERFLOW_MIPI_PHY_MIPI_PHY9_ADDR   0x339U
 
#define PHY_CP0_OVERFLOW_MIPI_PHY_MIPI_PHY9_MASK   0x01U
 
#define PHY_CP0_OVERFLOW_MIPI_PHY_MIPI_PHY9_POS   0U
 
#define PHY_CP0_DST_MIPI_PHY_MIPI_PHY9_ADDR   0x339U
 
#define PHY_CP0_DST_MIPI_PHY_MIPI_PHY9_MASK   0xC0U
 
#define PHY_CP0_DST_MIPI_PHY_MIPI_PHY9_POS   6U
 
#define MIPI_PHY_MIPI_PHY10_ADDR   0x33AU
 
#define MIPI_PHY_MIPI_PHY10_DEFAULT   0x02U
 
#define PHY_CP0_UNDERFLOW_MIPI_PHY_MIPI_PHY10_ADDR   0x33AU
 
#define PHY_CP0_UNDERFLOW_MIPI_PHY_MIPI_PHY10_MASK   0x01U
 
#define PHY_CP0_UNDERFLOW_MIPI_PHY_MIPI_PHY10_POS   0U
 
#define PHY_CP0_SRC_MIPI_PHY_MIPI_PHY10_ADDR   0x33AU
 
#define PHY_CP0_SRC_MIPI_PHY_MIPI_PHY10_MASK   0xC0U
 
#define PHY_CP0_SRC_MIPI_PHY_MIPI_PHY10_POS   6U
 
#define MIPI_PHY_MIPI_PHY11_ADDR   0x33BU
 
#define MIPI_PHY_MIPI_PHY11_DEFAULT   0x00U
 
#define PHY_CP1_OVERFLOW_MIPI_PHY_MIPI_PHY11_ADDR   0x33BU
 
#define PHY_CP1_OVERFLOW_MIPI_PHY_MIPI_PHY11_MASK   0x01U
 
#define PHY_CP1_OVERFLOW_MIPI_PHY_MIPI_PHY11_POS   0U
 
#define PHY_CP1_DST_MIPI_PHY_MIPI_PHY11_ADDR   0x33BU
 
#define PHY_CP1_DST_MIPI_PHY_MIPI_PHY11_MASK   0xC0U
 
#define PHY_CP1_DST_MIPI_PHY_MIPI_PHY11_POS   6U
 
#define MIPI_PHY_MIPI_PHY12_ADDR   0x33CU
 
#define MIPI_PHY_MIPI_PHY12_DEFAULT   0x02U
 
#define PHY_CP1_UNDERFLOW_MIPI_PHY_MIPI_PHY12_ADDR   0x33CU
 
#define PHY_CP1_UNDERFLOW_MIPI_PHY_MIPI_PHY12_MASK   0x01U
 
#define PHY_CP1_UNDERFLOW_MIPI_PHY_MIPI_PHY12_POS   0U
 
#define PHY_CP1_SRC_MIPI_PHY_MIPI_PHY12_ADDR   0x33CU
 
#define PHY_CP1_SRC_MIPI_PHY_MIPI_PHY12_MASK   0xC0U
 
#define PHY_CP1_SRC_MIPI_PHY_MIPI_PHY12_POS   6U
 
#define MIPI_PHY_MIPI_PHY13_ADDR   0x33DU
 
#define MIPI_PHY_MIPI_PHY13_DEFAULT   0x00U
 
#define T_T3_PREBEGIN_MIPI_PHY_MIPI_PHY13_ADDR   0x33DU
 
#define T_T3_PREBEGIN_MIPI_PHY_MIPI_PHY13_MASK   0x3FU
 
#define T_T3_PREBEGIN_MIPI_PHY_MIPI_PHY13_POS   0U
 
#define MIPI_PHY_MIPI_PHY14_ADDR   0x33EU
 
#define MIPI_PHY_MIPI_PHY14_DEFAULT   0x11U
 
#define T_T3_PREP_MIPI_PHY_MIPI_PHY14_ADDR   0x33EU
 
#define T_T3_PREP_MIPI_PHY_MIPI_PHY14_MASK   0x03U
 
#define T_T3_PREP_MIPI_PHY_MIPI_PHY14_POS   0U
 
#define T_T3_POST_MIPI_PHY_MIPI_PHY14_ADDR   0x33EU
 
#define T_T3_POST_MIPI_PHY_MIPI_PHY14_MASK   0x7CU
 
#define T_T3_POST_MIPI_PHY_MIPI_PHY14_POS   2U
 
#define MIPI_PHY_MIPI_PHY15_ADDR   0x33FU
 
#define MIPI_PHY_MIPI_PHY15_DEFAULT   0x00U
 
#define RST_MIPITX_LOC_MIPI_PHY_MIPI_PHY15_ADDR   0x33FU
 
#define RST_MIPITX_LOC_MIPI_PHY_MIPI_PHY15_MASK   0x0FU
 
#define RST_MIPITX_LOC_MIPI_PHY_MIPI_PHY15_POS   0U
 
#define MIPI_PHY_MIPI_PHY16_ADDR   0x340U
 
#define MIPI_PHY_MIPI_PHY16_DEFAULT   0x00U
 
#define VID_OVERFLOW_OEN_MIPI_PHY_MIPI_PHY16_ADDR   0x340U
 
#define VID_OVERFLOW_OEN_MIPI_PHY_MIPI_PHY16_MASK   0x01U
 
#define VID_OVERFLOW_OEN_MIPI_PHY_MIPI_PHY16_POS   0U
 
#define TUN_ECC_CORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_ADDR   0x340U
 
#define TUN_ECC_CORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_MASK   0x08U
 
#define TUN_ECC_CORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_POS   3U
 
#define TUN_ECC_UNCORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_ADDR   0x340U
 
#define TUN_ECC_UNCORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_MASK   0x10U
 
#define TUN_ECC_UNCORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_POS   4U
 
#define TUN_DATA_CRC_ERR_OEN_MIPI_PHY_MIPI_PHY16_ADDR   0x340U
 
#define TUN_DATA_CRC_ERR_OEN_MIPI_PHY_MIPI_PHY16_MASK   0x20U
 
#define TUN_DATA_CRC_ERR_OEN_MIPI_PHY_MIPI_PHY16_POS   5U
 
#define MIPI_PHY_MIPI_PHY17_ADDR   0x341U
 
#define MIPI_PHY_MIPI_PHY17_DEFAULT   0x00U
 
#define VID_OVERFLOW_FLAG_MIPI_PHY_MIPI_PHY17_ADDR   0x341U
 
#define VID_OVERFLOW_FLAG_MIPI_PHY_MIPI_PHY17_MASK   0x01U
 
#define VID_OVERFLOW_FLAG_MIPI_PHY_MIPI_PHY17_POS   0U
 
#define TUN_ECC_CORR_ERR_MIPI_PHY_MIPI_PHY17_ADDR   0x341U
 
#define TUN_ECC_CORR_ERR_MIPI_PHY_MIPI_PHY17_MASK   0x08U
 
#define TUN_ECC_CORR_ERR_MIPI_PHY_MIPI_PHY17_POS   3U
 
#define TUN_ECC_UNCORR_ERR_MIPI_PHY_MIPI_PHY17_ADDR   0x341U
 
#define TUN_ECC_UNCORR_ERR_MIPI_PHY_MIPI_PHY17_MASK   0x10U
 
#define TUN_ECC_UNCORR_ERR_MIPI_PHY_MIPI_PHY17_POS   4U
 
#define TUN_DATA_CRC_ERR_MIPI_PHY_MIPI_PHY17_ADDR   0x341U
 
#define TUN_DATA_CRC_ERR_MIPI_PHY_MIPI_PHY17_MASK   0x20U
 
#define TUN_DATA_CRC_ERR_MIPI_PHY_MIPI_PHY17_POS   5U
 
#define MIPI_PHY_MIPI_PHY18_ADDR   0x342U
 
#define MIPI_PHY_MIPI_PHY18_DEFAULT   0x00U
 
#define CSI2_TX1_PKT_CNT_MIPI_PHY_MIPI_PHY18_ADDR   0x342U
 
#define CSI2_TX1_PKT_CNT_MIPI_PHY_MIPI_PHY18_MASK   0x0FU
 
#define CSI2_TX1_PKT_CNT_MIPI_PHY_MIPI_PHY18_POS   0U
 
#define CSI2_TX2_PKT_CNT_MIPI_PHY_MIPI_PHY18_ADDR   0x342U
 
#define CSI2_TX2_PKT_CNT_MIPI_PHY_MIPI_PHY18_MASK   0xF0U
 
#define CSI2_TX2_PKT_CNT_MIPI_PHY_MIPI_PHY18_POS   4U
 
#define MIPI_PHY_MIPI_PHY19_ADDR   0x343U
 
#define MIPI_PHY_MIPI_PHY19_DEFAULT   0x00U
 
#define CSI2_DUP1_PKT_CNT_MIPI_PHY_MIPI_PHY19_ADDR   0x343U
 
#define CSI2_DUP1_PKT_CNT_MIPI_PHY_MIPI_PHY19_MASK   0x0FU
 
#define CSI2_DUP1_PKT_CNT_MIPI_PHY_MIPI_PHY19_POS   0U
 
#define CSI2_DUP2_PKT_CNT_MIPI_PHY_MIPI_PHY19_ADDR   0x343U
 
#define CSI2_DUP2_PKT_CNT_MIPI_PHY_MIPI_PHY19_MASK   0xF0U
 
#define CSI2_DUP2_PKT_CNT_MIPI_PHY_MIPI_PHY19_POS   4U
 
#define MIPI_PHY_MIPI_PHY20_ADDR   0x344U
 
#define MIPI_PHY_MIPI_PHY20_DEFAULT   0x00U
 
#define PHY0_PKT_CNT_MIPI_PHY_MIPI_PHY20_ADDR   0x344U
 
#define PHY0_PKT_CNT_MIPI_PHY_MIPI_PHY20_MASK   0x0FU
 
#define PHY0_PKT_CNT_MIPI_PHY_MIPI_PHY20_POS   0U
 
#define PHY1_PKT_CNT_MIPI_PHY_MIPI_PHY20_ADDR   0x344U
 
#define PHY1_PKT_CNT_MIPI_PHY_MIPI_PHY20_MASK   0xF0U
 
#define PHY1_PKT_CNT_MIPI_PHY_MIPI_PHY20_POS   4U
 
#define MIPI_PHY_MIPI_PHY21_ADDR   0x345U
 
#define MIPI_PHY_MIPI_PHY21_DEFAULT   0x00U
 
#define PHY2_PKT_CNT_MIPI_PHY_MIPI_PHY21_ADDR   0x345U
 
#define PHY2_PKT_CNT_MIPI_PHY_MIPI_PHY21_MASK   0x0FU
 
#define PHY2_PKT_CNT_MIPI_PHY_MIPI_PHY21_POS   0U
 
#define PHY3_PKT_CNT_MIPI_PHY_MIPI_PHY21_ADDR   0x345U
 
#define PHY3_PKT_CNT_MIPI_PHY_MIPI_PHY21_MASK   0xF0U
 
#define PHY3_PKT_CNT_MIPI_PHY_MIPI_PHY21_POS   4U
 
#define FSYNC_FSYNC_0_ADDR   0x3E0U
 
#define FSYNC_FSYNC_0_DEFAULT   0x0EU
 
#define FSYNC_METH_FSYNC_FSYNC_0_ADDR   0x3E0U
 
#define FSYNC_METH_FSYNC_FSYNC_0_MASK   0x03U
 
#define FSYNC_METH_FSYNC_FSYNC_0_POS   0U
 
#define FSYNC_MODE_FSYNC_FSYNC_0_ADDR   0x3E0U
 
#define FSYNC_MODE_FSYNC_FSYNC_0_MASK   0x0CU
 
#define FSYNC_MODE_FSYNC_FSYNC_0_POS   2U
 
#define EN_VS_GEN_FSYNC_FSYNC_0_ADDR   0x3E0U
 
#define EN_VS_GEN_FSYNC_FSYNC_0_MASK   0x10U
 
#define EN_VS_GEN_FSYNC_FSYNC_0_POS   4U
 
#define FSYNC_OUT_PIN_FSYNC_FSYNC_0_ADDR   0x3E0U
 
#define FSYNC_OUT_PIN_FSYNC_FSYNC_0_MASK   0x20U
 
#define FSYNC_OUT_PIN_FSYNC_FSYNC_0_POS   5U
 
#define EN_OFLOW_RST_FS_FSYNC_FSYNC_0_ADDR   0x3E0U
 
#define EN_OFLOW_RST_FS_FSYNC_FSYNC_0_MASK   0x80U
 
#define EN_OFLOW_RST_FS_FSYNC_FSYNC_0_POS   7U
 
#define FSYNC_FSYNC_1_ADDR   0x3E1U
 
#define FSYNC_FSYNC_1_DEFAULT   0x00U
 
#define FSYNC_PER_DIV_FSYNC_FSYNC_1_ADDR   0x3E1U
 
#define FSYNC_PER_DIV_FSYNC_FSYNC_1_MASK   0x0FU
 
#define FSYNC_PER_DIV_FSYNC_FSYNC_1_POS   0U
 
#define FSYNC_FSYNC_2_ADDR   0x3E2U
 
#define FSYNC_FSYNC_2_DEFAULT   0x81U
 
#define K_VAL_FSYNC_FSYNC_2_ADDR   0x3E2U
 
#define K_VAL_FSYNC_FSYNC_2_MASK   0x0FU
 
#define K_VAL_FSYNC_FSYNC_2_POS   0U
 
#define K_VAL_SIGN_FSYNC_FSYNC_2_ADDR   0x3E2U
 
#define K_VAL_SIGN_FSYNC_FSYNC_2_MASK   0x10U
 
#define K_VAL_SIGN_FSYNC_FSYNC_2_POS   4U
 
#define MST_LINK_SEL_FSYNC_FSYNC_2_ADDR   0x3E2U
 
#define MST_LINK_SEL_FSYNC_FSYNC_2_MASK   0xE0U
 
#define MST_LINK_SEL_FSYNC_FSYNC_2_POS   5U
 
#define FSYNC_FSYNC_3_ADDR   0x3E3U
 
#define FSYNC_FSYNC_3_DEFAULT   0x00U
 
#define P_VAL_L_FSYNC_FSYNC_3_ADDR   0x3E3U
 
#define P_VAL_L_FSYNC_FSYNC_3_MASK   0xFFU
 
#define P_VAL_L_FSYNC_FSYNC_3_POS   0U
 
#define FSYNC_FSYNC_4_ADDR   0x3E4U
 
#define FSYNC_FSYNC_4_DEFAULT   0x00U
 
#define P_VAL_H_FSYNC_FSYNC_4_ADDR   0x3E4U
 
#define P_VAL_H_FSYNC_FSYNC_4_MASK   0x1FU
 
#define P_VAL_H_FSYNC_FSYNC_4_POS   0U
 
#define P_VAL_SIGN_FSYNC_FSYNC_4_ADDR   0x3E4U
 
#define P_VAL_SIGN_FSYNC_FSYNC_4_MASK   0x20U
 
#define P_VAL_SIGN_FSYNC_FSYNC_4_POS   5U
 
#define FSYNC_FSYNC_5_ADDR   0x3E5U
 
#define FSYNC_FSYNC_5_DEFAULT   0x00U
 
#define FSYNC_PERIOD_L_FSYNC_FSYNC_5_ADDR   0x3E5U
 
#define FSYNC_PERIOD_L_FSYNC_FSYNC_5_MASK   0xFFU
 
#define FSYNC_PERIOD_L_FSYNC_FSYNC_5_POS   0U
 
#define FSYNC_FSYNC_6_ADDR   0x3E6U
 
#define FSYNC_FSYNC_6_DEFAULT   0x00U
 
#define FSYNC_PERIOD_M_FSYNC_FSYNC_6_ADDR   0x3E6U
 
#define FSYNC_PERIOD_M_FSYNC_FSYNC_6_MASK   0xFFU
 
#define FSYNC_PERIOD_M_FSYNC_FSYNC_6_POS   0U
 
#define FSYNC_FSYNC_7_ADDR   0x3E7U
 
#define FSYNC_FSYNC_7_DEFAULT   0x00U
 
#define FSYNC_PERIOD_H_FSYNC_FSYNC_7_ADDR   0x3E7U
 
#define FSYNC_PERIOD_H_FSYNC_FSYNC_7_MASK   0xFFU
 
#define FSYNC_PERIOD_H_FSYNC_FSYNC_7_POS   0U
 
#define FSYNC_FSYNC_8_ADDR   0x3E8U
 
#define FSYNC_FSYNC_8_DEFAULT   0x00U
 
#define FRM_DIFF_ERR_THR_L_FSYNC_FSYNC_8_ADDR   0x3E8U
 
#define FRM_DIFF_ERR_THR_L_FSYNC_FSYNC_8_MASK   0xFFU
 
#define FRM_DIFF_ERR_THR_L_FSYNC_FSYNC_8_POS   0U
 
#define FSYNC_FSYNC_9_ADDR   0x3E9U
 
#define FSYNC_FSYNC_9_DEFAULT   0x0FU
 
#define FRM_DIFF_ERR_THR_H_FSYNC_FSYNC_9_ADDR   0x3E9U
 
#define FRM_DIFF_ERR_THR_H_FSYNC_FSYNC_9_MASK   0x1FU
 
#define FRM_DIFF_ERR_THR_H_FSYNC_FSYNC_9_POS   0U
 
#define FSYNC_FSYNC_10_ADDR   0x3EAU
 
#define FSYNC_FSYNC_10_DEFAULT   0x00U
 
#define OVLP_WINDOW_L_FSYNC_FSYNC_10_ADDR   0x3EAU
 
#define OVLP_WINDOW_L_FSYNC_FSYNC_10_MASK   0xFFU
 
#define OVLP_WINDOW_L_FSYNC_FSYNC_10_POS   0U
 
#define FSYNC_FSYNC_11_ADDR   0x3EBU
 
#define FSYNC_FSYNC_11_DEFAULT   0x00U
 
#define OVLP_WINDOW_H_FSYNC_FSYNC_11_ADDR   0x3EBU
 
#define OVLP_WINDOW_H_FSYNC_FSYNC_11_MASK   0x1FU
 
#define OVLP_WINDOW_H_FSYNC_FSYNC_11_POS   0U
 
#define EN_FSIN_LAST_FSYNC_FSYNC_11_ADDR   0x3EBU
 
#define EN_FSIN_LAST_FSYNC_FSYNC_11_MASK   0x80U
 
#define EN_FSIN_LAST_FSYNC_FSYNC_11_POS   7U
 
#define FSYNC_FSYNC_15_ADDR   0x3EFU
 
#define FSYNC_FSYNC_15_DEFAULT   0x96U
 
#define FS_EN_Y_FSYNC_FSYNC_15_ADDR   0x3EFU
 
#define FS_EN_Y_FSYNC_FSYNC_15_MASK   0x02U
 
#define FS_EN_Y_FSYNC_FSYNC_15_POS   1U
 
#define FS_EN_Z_FSYNC_FSYNC_15_ADDR   0x3EFU
 
#define FS_EN_Z_FSYNC_FSYNC_15_MASK   0x04U
 
#define FS_EN_Z_FSYNC_FSYNC_15_POS   2U
 
#define AUTO_FS_LINKS_FSYNC_FSYNC_15_ADDR   0x3EFU
 
#define AUTO_FS_LINKS_FSYNC_FSYNC_15_MASK   0x10U
 
#define AUTO_FS_LINKS_FSYNC_FSYNC_15_POS   4U
 
#define FS_USE_XTAL_FSYNC_FSYNC_15_ADDR   0x3EFU
 
#define FS_USE_XTAL_FSYNC_FSYNC_15_MASK   0x40U
 
#define FS_USE_XTAL_FSYNC_FSYNC_15_POS   6U
 
#define FS_GPIO_TYPE_FSYNC_FSYNC_15_ADDR   0x3EFU
 
#define FS_GPIO_TYPE_FSYNC_FSYNC_15_MASK   0x80U
 
#define FS_GPIO_TYPE_FSYNC_FSYNC_15_POS   7U
 
#define FSYNC_FSYNC_16_ADDR   0x3F0U
 
#define FSYNC_FSYNC_16_DEFAULT   0x00U
 
#define FSYNC_ERR_CNT_FSYNC_FSYNC_16_ADDR   0x3F0U
 
#define FSYNC_ERR_CNT_FSYNC_FSYNC_16_MASK   0xFFU
 
#define FSYNC_ERR_CNT_FSYNC_FSYNC_16_POS   0U
 
#define FSYNC_FSYNC_17_ADDR   0x3F1U
 
#define FSYNC_FSYNC_17_DEFAULT   0xF0U
 
#define FSYNC_ERR_THR_FSYNC_FSYNC_17_ADDR   0x3F1U
 
#define FSYNC_ERR_THR_FSYNC_FSYNC_17_MASK   0x07U
 
#define FSYNC_ERR_THR_FSYNC_FSYNC_17_POS   0U
 
#define FSYNC_TX_ID_FSYNC_FSYNC_17_ADDR   0x3F1U
 
#define FSYNC_TX_ID_FSYNC_FSYNC_17_MASK   0xF8U
 
#define FSYNC_TX_ID_FSYNC_FSYNC_17_POS   3U
 
#define FSYNC_FSYNC_18_ADDR   0x3F2U
 
#define FSYNC_FSYNC_18_DEFAULT   0x00U
 
#define CALC_FRM_LEN_L_FSYNC_FSYNC_18_ADDR   0x3F2U
 
#define CALC_FRM_LEN_L_FSYNC_FSYNC_18_MASK   0xFFU
 
#define CALC_FRM_LEN_L_FSYNC_FSYNC_18_POS   0U
 
#define FSYNC_FSYNC_19_ADDR   0x3F3U
 
#define FSYNC_FSYNC_19_DEFAULT   0x00U
 
#define CALC_FRM_LEN_M_FSYNC_FSYNC_19_ADDR   0x3F3U
 
#define CALC_FRM_LEN_M_FSYNC_FSYNC_19_MASK   0xFFU
 
#define CALC_FRM_LEN_M_FSYNC_FSYNC_19_POS   0U
 
#define FSYNC_FSYNC_20_ADDR   0x3F4U
 
#define FSYNC_FSYNC_20_DEFAULT   0x00U
 
#define CALC_FRM_LEN_H_FSYNC_FSYNC_20_ADDR   0x3F4U
 
#define CALC_FRM_LEN_H_FSYNC_FSYNC_20_MASK   0xFFU
 
#define CALC_FRM_LEN_H_FSYNC_FSYNC_20_POS   0U
 
#define FSYNC_FSYNC_21_ADDR   0x3F5U
 
#define FSYNC_FSYNC_21_DEFAULT   0x00U
 
#define FRM_DIFF_L_FSYNC_FSYNC_21_ADDR   0x3F5U
 
#define FRM_DIFF_L_FSYNC_FSYNC_21_MASK   0xFFU
 
#define FRM_DIFF_L_FSYNC_FSYNC_21_POS   0U
 
#define FSYNC_FSYNC_22_ADDR   0x3F6U
 
#define FSYNC_FSYNC_22_DEFAULT   0x00U
 
#define FRM_DIFF_H_FSYNC_FSYNC_22_ADDR   0x3F6U
 
#define FRM_DIFF_H_FSYNC_FSYNC_22_MASK   0x3FU
 
#define FRM_DIFF_H_FSYNC_FSYNC_22_POS   0U
 
#define FSYNC_LOCKED_FSYNC_FSYNC_22_ADDR   0x3F6U
 
#define FSYNC_LOCKED_FSYNC_FSYNC_22_MASK   0x40U
 
#define FSYNC_LOCKED_FSYNC_FSYNC_22_POS   6U
 
#define FSYNC_LOSS_OF_LOCK_FSYNC_FSYNC_22_ADDR   0x3F6U
 
#define FSYNC_LOSS_OF_LOCK_FSYNC_FSYNC_22_MASK   0x80U
 
#define FSYNC_LOSS_OF_LOCK_FSYNC_FSYNC_22_POS   7U
 
#define FSYNC_FSYNC_23_ADDR   0x3F7U
 
#define FSYNC_FSYNC_23_DEFAULT   0x00U
 
#define FSYNC_OVR_Y_FSYNC_FSYNC_23_ADDR   0x3F7U
 
#define FSYNC_OVR_Y_FSYNC_FSYNC_23_MASK   0x02U
 
#define FSYNC_OVR_Y_FSYNC_FSYNC_23_POS   1U
 
#define FSYNC_OVR_Z_FSYNC_FSYNC_23_ADDR   0x3F7U
 
#define FSYNC_OVR_Z_FSYNC_FSYNC_23_MASK   0x04U
 
#define FSYNC_OVR_Z_FSYNC_FSYNC_23_POS   2U
 
#define EN_LINK_RESET_FSYNC_FSYNC_23_ADDR   0x3F7U
 
#define EN_LINK_RESET_FSYNC_FSYNC_23_MASK   0x40U
 
#define EN_LINK_RESET_FSYNC_FSYNC_23_POS   6U
 
#define EN_SYNC_COMP_FSYNC_FSYNC_23_ADDR   0x3F7U
 
#define EN_SYNC_COMP_FSYNC_FSYNC_23_MASK   0x80U
 
#define EN_SYNC_COMP_FSYNC_FSYNC_23_POS   7U
 
#define MIPI_TX_0_MIPI_TX10_ADDR   0x40AU
 
#define MIPI_TX_0_MIPI_TX10_DEFAULT   0xD0U
 
#define CSI2_CPHY_EN_MIPI_TX_0_MIPI_TX10_ADDR   0x40AU
 
#define CSI2_CPHY_EN_MIPI_TX_0_MIPI_TX10_MASK   0x20U
 
#define CSI2_CPHY_EN_MIPI_TX_0_MIPI_TX10_POS   5U
 
#define CSI2_LANE_CNT_MIPI_TX_0_MIPI_TX10_ADDR   0x40AU
 
#define CSI2_LANE_CNT_MIPI_TX_0_MIPI_TX10_MASK   0xC0U
 
#define CSI2_LANE_CNT_MIPI_TX_0_MIPI_TX10_POS   6U
 
#define MIPI_TX_1_MIPI_TX1_ADDR   0x441U
 
#define MIPI_TX_1_MIPI_TX1_DEFAULT   0x00U
 
#define MODE_MIPI_TX_1_MIPI_TX1_ADDR   0x441U
 
#define MODE_MIPI_TX_1_MIPI_TX1_MASK   0xFFU
 
#define MODE_MIPI_TX_1_MIPI_TX1_POS   0U
 
#define MIPI_TX_1_MIPI_TX2_ADDR   0x442U
 
#define MIPI_TX_1_MIPI_TX2_DEFAULT   0x00U
 
#define STATUS_MIPI_TX_1_MIPI_TX2_ADDR   0x442U
 
#define STATUS_MIPI_TX_1_MIPI_TX2_MASK   0xFFU
 
#define STATUS_MIPI_TX_1_MIPI_TX2_POS   0U
 
#define MIPI_TX_1_MIPI_TX3_ADDR   0x443U
 
#define MIPI_TX_1_MIPI_TX3_DEFAULT   0x01U
 
#define DESKEW_INIT_MIPI_TX_1_MIPI_TX3_ADDR   0x443U
 
#define DESKEW_INIT_MIPI_TX_1_MIPI_TX3_MASK   0xFFU
 
#define DESKEW_INIT_MIPI_TX_1_MIPI_TX3_POS   0U
 
#define MIPI_TX_1_MIPI_TX4_ADDR   0x444U
 
#define MIPI_TX_1_MIPI_TX4_DEFAULT   0x01U
 
#define DESKEW_PER_MIPI_TX_1_MIPI_TX4_ADDR   0x444U
 
#define DESKEW_PER_MIPI_TX_1_MIPI_TX4_MASK   0xFFU
 
#define DESKEW_PER_MIPI_TX_1_MIPI_TX4_POS   0U
 
#define MIPI_TX_1_MIPI_TX7_ADDR   0x447U
 
#define MIPI_TX_1_MIPI_TX7_DEFAULT   0x1CU
 
#define CSI2_TX_GAP_MIPI_TX_1_MIPI_TX7_ADDR   0x447U
 
#define CSI2_TX_GAP_MIPI_TX_1_MIPI_TX7_MASK   0xFFU
 
#define CSI2_TX_GAP_MIPI_TX_1_MIPI_TX7_POS   0U
 
#define MIPI_TX_1_MIPI_TX10_ADDR   0x44AU
 
#define MIPI_TX_1_MIPI_TX10_DEFAULT   0xD0U
 
#define CSI_VCX_EN_MIPI_TX_1_MIPI_TX10_ADDR   0x44AU
 
#define CSI_VCX_EN_MIPI_TX_1_MIPI_TX10_MASK   0x08U
 
#define CSI_VCX_EN_MIPI_TX_1_MIPI_TX10_POS   3U
 
#define CSI2_CPHY_EN_MIPI_TX_1_MIPI_TX10_ADDR   0x44AU
 
#define CSI2_CPHY_EN_MIPI_TX_1_MIPI_TX10_MASK   0x20U
 
#define CSI2_CPHY_EN_MIPI_TX_1_MIPI_TX10_POS   5U
 
#define CSI2_LANE_CNT_MIPI_TX_1_MIPI_TX10_ADDR   0x44AU
 
#define CSI2_LANE_CNT_MIPI_TX_1_MIPI_TX10_MASK   0xC0U
 
#define CSI2_LANE_CNT_MIPI_TX_1_MIPI_TX10_POS   6U
 
#define MIPI_TX_1_MIPI_TX11_ADDR   0x44BU
 
#define MIPI_TX_1_MIPI_TX11_DEFAULT   0x00U
 
#define MAP_EN_L_MIPI_TX_1_MIPI_TX11_ADDR   0x44BU
 
#define MAP_EN_L_MIPI_TX_1_MIPI_TX11_MASK   0xFFU
 
#define MAP_EN_L_MIPI_TX_1_MIPI_TX11_POS   0U
 
#define MIPI_TX_1_MIPI_TX12_ADDR   0x44CU
 
#define MIPI_TX_1_MIPI_TX12_DEFAULT   0x00U
 
#define MAP_EN_H_MIPI_TX_1_MIPI_TX12_ADDR   0x44CU
 
#define MAP_EN_H_MIPI_TX_1_MIPI_TX12_MASK   0xFFU
 
#define MAP_EN_H_MIPI_TX_1_MIPI_TX12_POS   0U
 
#define MIPI_TX_1_MIPI_TX13_ADDR   0x44DU
 
#define MIPI_TX_1_MIPI_TX13_DEFAULT   0x00U
 
#define MAP_SRC_0_MIPI_TX_1_MIPI_TX13_ADDR   0x44DU
 
#define MAP_SRC_0_MIPI_TX_1_MIPI_TX13_MASK   0xFFU
 
#define MAP_SRC_0_MIPI_TX_1_MIPI_TX13_POS   0U
 
#define MIPI_TX_1_MIPI_TX14_ADDR   0x44EU
 
#define MIPI_TX_1_MIPI_TX14_DEFAULT   0x00U
 
#define MAP_DST_0_MIPI_TX_1_MIPI_TX14_ADDR   0x44EU
 
#define MAP_DST_0_MIPI_TX_1_MIPI_TX14_MASK   0xFFU
 
#define MAP_DST_0_MIPI_TX_1_MIPI_TX14_POS   0U
 
#define MIPI_TX_1_MIPI_TX15_ADDR   0x44FU
 
#define MIPI_TX_1_MIPI_TX15_DEFAULT   0x00U
 
#define MAP_SRC_1_MIPI_TX_1_MIPI_TX15_ADDR   0x44FU
 
#define MAP_SRC_1_MIPI_TX_1_MIPI_TX15_MASK   0xFFU
 
#define MAP_SRC_1_MIPI_TX_1_MIPI_TX15_POS   0U
 
#define MIPI_TX_1_MIPI_TX16_ADDR   0x450U
 
#define MIPI_TX_1_MIPI_TX16_DEFAULT   0x00U
 
#define MAP_DST_1_MIPI_TX_1_MIPI_TX16_ADDR   0x450U
 
#define MAP_DST_1_MIPI_TX_1_MIPI_TX16_MASK   0xFFU
 
#define MAP_DST_1_MIPI_TX_1_MIPI_TX16_POS   0U
 
#define MIPI_TX_1_MIPI_TX17_ADDR   0x451U
 
#define MIPI_TX_1_MIPI_TX17_DEFAULT   0x00U
 
#define MAP_SRC_2_MIPI_TX_1_MIPI_TX17_ADDR   0x451U
 
#define MAP_SRC_2_MIPI_TX_1_MIPI_TX17_MASK   0xFFU
 
#define MAP_SRC_2_MIPI_TX_1_MIPI_TX17_POS   0U
 
#define MIPI_TX_1_MIPI_TX18_ADDR   0x452U
 
#define MIPI_TX_1_MIPI_TX18_DEFAULT   0x00U
 
#define MAP_DST_2_MIPI_TX_1_MIPI_TX18_ADDR   0x452U
 
#define MAP_DST_2_MIPI_TX_1_MIPI_TX18_MASK   0xFFU
 
#define MAP_DST_2_MIPI_TX_1_MIPI_TX18_POS   0U
 
#define MIPI_TX_1_MIPI_TX19_ADDR   0x453U
 
#define MIPI_TX_1_MIPI_TX19_DEFAULT   0x00U
 
#define MAP_SRC_3_MIPI_TX_1_MIPI_TX19_ADDR   0x453U
 
#define MAP_SRC_3_MIPI_TX_1_MIPI_TX19_MASK   0xFFU
 
#define MAP_SRC_3_MIPI_TX_1_MIPI_TX19_POS   0U
 
#define MIPI_TX_1_MIPI_TX20_ADDR   0x454U
 
#define MIPI_TX_1_MIPI_TX20_DEFAULT   0x00U
 
#define MAP_DST_3_MIPI_TX_1_MIPI_TX20_ADDR   0x454U
 
#define MAP_DST_3_MIPI_TX_1_MIPI_TX20_MASK   0xFFU
 
#define MAP_DST_3_MIPI_TX_1_MIPI_TX20_POS   0U
 
#define MIPI_TX_1_MIPI_TX21_ADDR   0x455U
 
#define MIPI_TX_1_MIPI_TX21_DEFAULT   0x00U
 
#define MAP_SRC_4_MIPI_TX_1_MIPI_TX21_ADDR   0x455U
 
#define MAP_SRC_4_MIPI_TX_1_MIPI_TX21_MASK   0xFFU
 
#define MAP_SRC_4_MIPI_TX_1_MIPI_TX21_POS   0U
 
#define MIPI_TX_1_MIPI_TX22_ADDR   0x456U
 
#define MIPI_TX_1_MIPI_TX22_DEFAULT   0x00U
 
#define MAP_DST_4_MIPI_TX_1_MIPI_TX22_ADDR   0x456U
 
#define MAP_DST_4_MIPI_TX_1_MIPI_TX22_MASK   0xFFU
 
#define MAP_DST_4_MIPI_TX_1_MIPI_TX22_POS   0U
 
#define MIPI_TX_1_MIPI_TX23_ADDR   0x457U
 
#define MIPI_TX_1_MIPI_TX23_DEFAULT   0x00U
 
#define MAP_SRC_5_MIPI_TX_1_MIPI_TX23_ADDR   0x457U
 
#define MAP_SRC_5_MIPI_TX_1_MIPI_TX23_MASK   0xFFU
 
#define MAP_SRC_5_MIPI_TX_1_MIPI_TX23_POS   0U
 
#define MIPI_TX_1_MIPI_TX24_ADDR   0x458U
 
#define MIPI_TX_1_MIPI_TX24_DEFAULT   0x00U
 
#define MAP_DST_5_MIPI_TX_1_MIPI_TX24_ADDR   0x458U
 
#define MAP_DST_5_MIPI_TX_1_MIPI_TX24_MASK   0xFFU
 
#define MAP_DST_5_MIPI_TX_1_MIPI_TX24_POS   0U
 
#define MIPI_TX_1_MIPI_TX25_ADDR   0x459U
 
#define MIPI_TX_1_MIPI_TX25_DEFAULT   0x00U
 
#define MAP_SRC_6_MIPI_TX_1_MIPI_TX25_ADDR   0x459U
 
#define MAP_SRC_6_MIPI_TX_1_MIPI_TX25_MASK   0xFFU
 
#define MAP_SRC_6_MIPI_TX_1_MIPI_TX25_POS   0U
 
#define MIPI_TX_1_MIPI_TX26_ADDR   0x45AU
 
#define MIPI_TX_1_MIPI_TX26_DEFAULT   0x00U
 
#define MAP_DST_6_MIPI_TX_1_MIPI_TX26_ADDR   0x45AU
 
#define MAP_DST_6_MIPI_TX_1_MIPI_TX26_MASK   0xFFU
 
#define MAP_DST_6_MIPI_TX_1_MIPI_TX26_POS   0U
 
#define MIPI_TX_1_MIPI_TX27_ADDR   0x45BU
 
#define MIPI_TX_1_MIPI_TX27_DEFAULT   0x00U
 
#define MAP_SRC_7_MIPI_TX_1_MIPI_TX27_ADDR   0x45BU
 
#define MAP_SRC_7_MIPI_TX_1_MIPI_TX27_MASK   0xFFU
 
#define MAP_SRC_7_MIPI_TX_1_MIPI_TX27_POS   0U
 
#define MIPI_TX_1_MIPI_TX28_ADDR   0x45CU
 
#define MIPI_TX_1_MIPI_TX28_DEFAULT   0x00U
 
#define MAP_DST_7_MIPI_TX_1_MIPI_TX28_ADDR   0x45CU
 
#define MAP_DST_7_MIPI_TX_1_MIPI_TX28_MASK   0xFFU
 
#define MAP_DST_7_MIPI_TX_1_MIPI_TX28_POS   0U
 
#define MIPI_TX_1_MIPI_TX29_ADDR   0x45DU
 
#define MIPI_TX_1_MIPI_TX29_DEFAULT   0x00U
 
#define MAP_SRC_8_MIPI_TX_1_MIPI_TX29_ADDR   0x45DU
 
#define MAP_SRC_8_MIPI_TX_1_MIPI_TX29_MASK   0xFFU
 
#define MAP_SRC_8_MIPI_TX_1_MIPI_TX29_POS   0U
 
#define MIPI_TX_1_MIPI_TX30_ADDR   0x45EU
 
#define MIPI_TX_1_MIPI_TX30_DEFAULT   0x00U
 
#define MAP_DST_8_MIPI_TX_1_MIPI_TX30_ADDR   0x45EU
 
#define MAP_DST_8_MIPI_TX_1_MIPI_TX30_MASK   0xFFU
 
#define MAP_DST_8_MIPI_TX_1_MIPI_TX30_POS   0U
 
#define MIPI_TX_1_MIPI_TX31_ADDR   0x45FU
 
#define MIPI_TX_1_MIPI_TX31_DEFAULT   0x00U
 
#define MAP_SRC_9_MIPI_TX_1_MIPI_TX31_ADDR   0x45FU
 
#define MAP_SRC_9_MIPI_TX_1_MIPI_TX31_MASK   0xFFU
 
#define MAP_SRC_9_MIPI_TX_1_MIPI_TX31_POS   0U
 
#define MIPI_TX_1_MIPI_TX32_ADDR   0x460U
 
#define MIPI_TX_1_MIPI_TX32_DEFAULT   0x00U
 
#define MAP_DST_9_MIPI_TX_1_MIPI_TX32_ADDR   0x460U
 
#define MAP_DST_9_MIPI_TX_1_MIPI_TX32_MASK   0xFFU
 
#define MAP_DST_9_MIPI_TX_1_MIPI_TX32_POS   0U
 
#define MIPI_TX_1_MIPI_TX33_ADDR   0x461U
 
#define MIPI_TX_1_MIPI_TX33_DEFAULT   0x00U
 
#define MAP_SRC_10_MIPI_TX_1_MIPI_TX33_ADDR   0x461U
 
#define MAP_SRC_10_MIPI_TX_1_MIPI_TX33_MASK   0xFFU
 
#define MAP_SRC_10_MIPI_TX_1_MIPI_TX33_POS   0U
 
#define MIPI_TX_1_MIPI_TX34_ADDR   0x462U
 
#define MIPI_TX_1_MIPI_TX34_DEFAULT   0x00U
 
#define MAP_DST_10_MIPI_TX_1_MIPI_TX34_ADDR   0x462U
 
#define MAP_DST_10_MIPI_TX_1_MIPI_TX34_MASK   0xFFU
 
#define MAP_DST_10_MIPI_TX_1_MIPI_TX34_POS   0U
 
#define MIPI_TX_1_MIPI_TX35_ADDR   0x463U
 
#define MIPI_TX_1_MIPI_TX35_DEFAULT   0x00U
 
#define MAP_SRC_11_MIPI_TX_1_MIPI_TX35_ADDR   0x463U
 
#define MAP_SRC_11_MIPI_TX_1_MIPI_TX35_MASK   0xFFU
 
#define MAP_SRC_11_MIPI_TX_1_MIPI_TX35_POS   0U
 
#define MIPI_TX_1_MIPI_TX36_ADDR   0x464U
 
#define MIPI_TX_1_MIPI_TX36_DEFAULT   0x00U
 
#define MAP_DST_11_MIPI_TX_1_MIPI_TX36_ADDR   0x464U
 
#define MAP_DST_11_MIPI_TX_1_MIPI_TX36_MASK   0xFFU
 
#define MAP_DST_11_MIPI_TX_1_MIPI_TX36_POS   0U
 
#define MIPI_TX_1_MIPI_TX37_ADDR   0x465U
 
#define MIPI_TX_1_MIPI_TX37_DEFAULT   0x00U
 
#define MAP_SRC_12_MIPI_TX_1_MIPI_TX37_ADDR   0x465U
 
#define MAP_SRC_12_MIPI_TX_1_MIPI_TX37_MASK   0xFFU
 
#define MAP_SRC_12_MIPI_TX_1_MIPI_TX37_POS   0U
 
#define MIPI_TX_1_MIPI_TX38_ADDR   0x466U
 
#define MIPI_TX_1_MIPI_TX38_DEFAULT   0x00U
 
#define MAP_DST_12_MIPI_TX_1_MIPI_TX38_ADDR   0x466U
 
#define MAP_DST_12_MIPI_TX_1_MIPI_TX38_MASK   0xFFU
 
#define MAP_DST_12_MIPI_TX_1_MIPI_TX38_POS   0U
 
#define MIPI_TX_1_MIPI_TX39_ADDR   0x467U
 
#define MIPI_TX_1_MIPI_TX39_DEFAULT   0x00U
 
#define MAP_SRC_13_MIPI_TX_1_MIPI_TX39_ADDR   0x467U
 
#define MAP_SRC_13_MIPI_TX_1_MIPI_TX39_MASK   0xFFU
 
#define MAP_SRC_13_MIPI_TX_1_MIPI_TX39_POS   0U
 
#define MIPI_TX_1_MIPI_TX40_ADDR   0x468U
 
#define MIPI_TX_1_MIPI_TX40_DEFAULT   0x00U
 
#define MAP_DST_13_MIPI_TX_1_MIPI_TX40_ADDR   0x468U
 
#define MAP_DST_13_MIPI_TX_1_MIPI_TX40_MASK   0xFFU
 
#define MAP_DST_13_MIPI_TX_1_MIPI_TX40_POS   0U
 
#define MIPI_TX_1_MIPI_TX41_ADDR   0x469U
 
#define MIPI_TX_1_MIPI_TX41_DEFAULT   0x00U
 
#define MAP_SRC_14_MIPI_TX_1_MIPI_TX41_ADDR   0x469U
 
#define MAP_SRC_14_MIPI_TX_1_MIPI_TX41_MASK   0xFFU
 
#define MAP_SRC_14_MIPI_TX_1_MIPI_TX41_POS   0U
 
#define MIPI_TX_1_MIPI_TX42_ADDR   0x46AU
 
#define MIPI_TX_1_MIPI_TX42_DEFAULT   0x00U
 
#define MAP_DST_14_MIPI_TX_1_MIPI_TX42_ADDR   0x46AU
 
#define MAP_DST_14_MIPI_TX_1_MIPI_TX42_MASK   0xFFU
 
#define MAP_DST_14_MIPI_TX_1_MIPI_TX42_POS   0U
 
#define MIPI_TX_1_MIPI_TX43_ADDR   0x46BU
 
#define MIPI_TX_1_MIPI_TX43_DEFAULT   0x00U
 
#define MAP_SRC_15_MIPI_TX_1_MIPI_TX43_ADDR   0x46BU
 
#define MAP_SRC_15_MIPI_TX_1_MIPI_TX43_MASK   0xFFU
 
#define MAP_SRC_15_MIPI_TX_1_MIPI_TX43_POS   0U
 
#define MIPI_TX_1_MIPI_TX44_ADDR   0x46CU
 
#define MIPI_TX_1_MIPI_TX44_DEFAULT   0x00U
 
#define MAP_DST_15_MIPI_TX_1_MIPI_TX44_ADDR   0x46CU
 
#define MAP_DST_15_MIPI_TX_1_MIPI_TX44_MASK   0xFFU
 
#define MAP_DST_15_MIPI_TX_1_MIPI_TX44_POS   0U
 
#define MIPI_TX_1_MIPI_TX45_ADDR   0x46DU
 
#define MIPI_TX_1_MIPI_TX45_DEFAULT   0x00U
 
#define MAP_DPHY_DEST_0_MIPI_TX_1_MIPI_TX45_ADDR   0x46DU
 
#define MAP_DPHY_DEST_0_MIPI_TX_1_MIPI_TX45_MASK   0x03U
 
#define MAP_DPHY_DEST_0_MIPI_TX_1_MIPI_TX45_POS   0U
 
#define MAP_DPHY_DEST_1_MIPI_TX_1_MIPI_TX45_ADDR   0x46DU
 
#define MAP_DPHY_DEST_1_MIPI_TX_1_MIPI_TX45_MASK   0x0CU
 
#define MAP_DPHY_DEST_1_MIPI_TX_1_MIPI_TX45_POS   2U
 
#define MAP_DPHY_DEST_2_MIPI_TX_1_MIPI_TX45_ADDR   0x46DU
 
#define MAP_DPHY_DEST_2_MIPI_TX_1_MIPI_TX45_MASK   0x30U
 
#define MAP_DPHY_DEST_2_MIPI_TX_1_MIPI_TX45_POS   4U
 
#define MAP_DPHY_DEST_3_MIPI_TX_1_MIPI_TX45_ADDR   0x46DU
 
#define MAP_DPHY_DEST_3_MIPI_TX_1_MIPI_TX45_MASK   0xC0U
 
#define MAP_DPHY_DEST_3_MIPI_TX_1_MIPI_TX45_POS   6U
 
#define MIPI_TX_1_MIPI_TX46_ADDR   0x46EU
 
#define MIPI_TX_1_MIPI_TX46_DEFAULT   0x00U
 
#define MAP_DPHY_DEST_4_MIPI_TX_1_MIPI_TX46_ADDR   0x46EU
 
#define MAP_DPHY_DEST_4_MIPI_TX_1_MIPI_TX46_MASK   0x03U
 
#define MAP_DPHY_DEST_4_MIPI_TX_1_MIPI_TX46_POS   0U
 
#define MAP_DPHY_DEST_5_MIPI_TX_1_MIPI_TX46_ADDR   0x46EU
 
#define MAP_DPHY_DEST_5_MIPI_TX_1_MIPI_TX46_MASK   0x0CU
 
#define MAP_DPHY_DEST_5_MIPI_TX_1_MIPI_TX46_POS   2U
 
#define MAP_DPHY_DEST_6_MIPI_TX_1_MIPI_TX46_ADDR   0x46EU
 
#define MAP_DPHY_DEST_6_MIPI_TX_1_MIPI_TX46_MASK   0x30U
 
#define MAP_DPHY_DEST_6_MIPI_TX_1_MIPI_TX46_POS   4U
 
#define MAP_DPHY_DEST_7_MIPI_TX_1_MIPI_TX46_ADDR   0x46EU
 
#define MAP_DPHY_DEST_7_MIPI_TX_1_MIPI_TX46_MASK   0xC0U
 
#define MAP_DPHY_DEST_7_MIPI_TX_1_MIPI_TX46_POS   6U
 
#define MIPI_TX_1_MIPI_TX47_ADDR   0x46FU
 
#define MIPI_TX_1_MIPI_TX47_DEFAULT   0x00U
 
#define MAP_DPHY_DEST_8_MIPI_TX_1_MIPI_TX47_ADDR   0x46FU
 
#define MAP_DPHY_DEST_8_MIPI_TX_1_MIPI_TX47_MASK   0x03U
 
#define MAP_DPHY_DEST_8_MIPI_TX_1_MIPI_TX47_POS   0U
 
#define MAP_DPHY_DEST_9_MIPI_TX_1_MIPI_TX47_ADDR   0x46FU
 
#define MAP_DPHY_DEST_9_MIPI_TX_1_MIPI_TX47_MASK   0x0CU
 
#define MAP_DPHY_DEST_9_MIPI_TX_1_MIPI_TX47_POS   2U
 
#define MAP_DPHY_DEST_10_MIPI_TX_1_MIPI_TX47_ADDR   0x46FU
 
#define MAP_DPHY_DEST_10_MIPI_TX_1_MIPI_TX47_MASK   0x30U
 
#define MAP_DPHY_DEST_10_MIPI_TX_1_MIPI_TX47_POS   4U
 
#define MAP_DPHY_DEST_11_MIPI_TX_1_MIPI_TX47_ADDR   0x46FU
 
#define MAP_DPHY_DEST_11_MIPI_TX_1_MIPI_TX47_MASK   0xC0U
 
#define MAP_DPHY_DEST_11_MIPI_TX_1_MIPI_TX47_POS   6U
 
#define MIPI_TX_1_MIPI_TX48_ADDR   0x470U
 
#define MIPI_TX_1_MIPI_TX48_DEFAULT   0x00U
 
#define MAP_DPHY_DEST_12_MIPI_TX_1_MIPI_TX48_ADDR   0x470U
 
#define MAP_DPHY_DEST_12_MIPI_TX_1_MIPI_TX48_MASK   0x03U
 
#define MAP_DPHY_DEST_12_MIPI_TX_1_MIPI_TX48_POS   0U
 
#define MAP_DPHY_DEST_13_MIPI_TX_1_MIPI_TX48_ADDR   0x470U
 
#define MAP_DPHY_DEST_13_MIPI_TX_1_MIPI_TX48_MASK   0x0CU
 
#define MAP_DPHY_DEST_13_MIPI_TX_1_MIPI_TX48_POS   2U
 
#define MAP_DPHY_DEST_14_MIPI_TX_1_MIPI_TX48_ADDR   0x470U
 
#define MAP_DPHY_DEST_14_MIPI_TX_1_MIPI_TX48_MASK   0x30U
 
#define MAP_DPHY_DEST_14_MIPI_TX_1_MIPI_TX48_POS   4U
 
#define MAP_DPHY_DEST_15_MIPI_TX_1_MIPI_TX48_ADDR   0x470U
 
#define MAP_DPHY_DEST_15_MIPI_TX_1_MIPI_TX48_MASK   0xC0U
 
#define MAP_DPHY_DEST_15_MIPI_TX_1_MIPI_TX48_POS   6U
 
#define MIPI_TX_1_MIPI_TX50_ADDR   0x472U
 
#define MIPI_TX_1_MIPI_TX50_DEFAULT   0x00U
 
#define SKEW_PER_SEL_MIPI_TX_1_MIPI_TX50_ADDR   0x472U
 
#define SKEW_PER_SEL_MIPI_TX_1_MIPI_TX50_MASK   0xFFU
 
#define SKEW_PER_SEL_MIPI_TX_1_MIPI_TX50_POS   0U
 
#define MIPI_TX_1_MIPI_TX51_ADDR   0x473U
 
#define MIPI_TX_1_MIPI_TX51_DEFAULT   0x00U
 
#define ALT_MEM_MAP12_MIPI_TX_1_MIPI_TX51_ADDR   0x473U
 
#define ALT_MEM_MAP12_MIPI_TX_1_MIPI_TX51_MASK   0x01U
 
#define ALT_MEM_MAP12_MIPI_TX_1_MIPI_TX51_POS   0U
 
#define ALT_MEM_MAP8_MIPI_TX_1_MIPI_TX51_ADDR   0x473U
 
#define ALT_MEM_MAP8_MIPI_TX_1_MIPI_TX51_MASK   0x02U
 
#define ALT_MEM_MAP8_MIPI_TX_1_MIPI_TX51_POS   1U
 
#define ALT_MEM_MAP10_MIPI_TX_1_MIPI_TX51_ADDR   0x473U
 
#define ALT_MEM_MAP10_MIPI_TX_1_MIPI_TX51_MASK   0x04U
 
#define ALT_MEM_MAP10_MIPI_TX_1_MIPI_TX51_POS   2U
 
#define MODE_DT_MIPI_TX_1_MIPI_TX51_ADDR   0x473U
 
#define MODE_DT_MIPI_TX_1_MIPI_TX51_MASK   0x08U
 
#define MODE_DT_MIPI_TX_1_MIPI_TX51_POS   3U
 
#define ALT2_MEM_MAP8_MIPI_TX_1_MIPI_TX51_ADDR   0x473U
 
#define ALT2_MEM_MAP8_MIPI_TX_1_MIPI_TX51_MASK   0x10U
 
#define ALT2_MEM_MAP8_MIPI_TX_1_MIPI_TX51_POS   4U
 
#define TUN_WAIT_VS_START_MIPI_TX_1_MIPI_TX51_ADDR   0x473U
 
#define TUN_WAIT_VS_START_MIPI_TX_1_MIPI_TX51_MASK   0xE0U
 
#define TUN_WAIT_VS_START_MIPI_TX_1_MIPI_TX51_POS   5U
 
#define MIPI_TX_1_MIPI_TX52_ADDR   0x474U
 
#define MIPI_TX_1_MIPI_TX52_DEFAULT   0x08U
 
#define TUN_EN_MIPI_TX_1_MIPI_TX52_ADDR   0x474U
 
#define TUN_EN_MIPI_TX_1_MIPI_TX52_MASK   0x01U
 
#define TUN_EN_MIPI_TX_1_MIPI_TX52_POS   0U
 
#define TUN_DEST_MIPI_TX_1_MIPI_TX52_ADDR   0x474U
 
#define TUN_DEST_MIPI_TX_1_MIPI_TX52_MASK   0x02U
 
#define TUN_DEST_MIPI_TX_1_MIPI_TX52_POS   1U
 
#define DESKEW_TUN_SRC_MIPI_TX_1_MIPI_TX52_ADDR   0x474U
 
#define DESKEW_TUN_SRC_MIPI_TX_1_MIPI_TX52_MASK   0x04U
 
#define DESKEW_TUN_SRC_MIPI_TX_1_MIPI_TX52_POS   2U
 
#define TUN_SER_LANE_NUM_MIPI_TX_1_MIPI_TX52_ADDR   0x474U
 
#define TUN_SER_LANE_NUM_MIPI_TX_1_MIPI_TX52_MASK   0x18U
 
#define TUN_SER_LANE_NUM_MIPI_TX_1_MIPI_TX52_POS   3U
 
#define DESKEW_TUN_MIPI_TX_1_MIPI_TX52_ADDR   0x474U
 
#define DESKEW_TUN_MIPI_TX_1_MIPI_TX52_MASK   0x60U
 
#define DESKEW_TUN_MIPI_TX_1_MIPI_TX52_POS   5U
 
#define TUN_NO_CORR_MIPI_TX_1_MIPI_TX52_ADDR   0x474U
 
#define TUN_NO_CORR_MIPI_TX_1_MIPI_TX52_MASK   0x80U
 
#define TUN_NO_CORR_MIPI_TX_1_MIPI_TX52_POS   7U
 
#define MIPI_TX_1_MIPI_TX53_ADDR   0x475U
 
#define MIPI_TX_1_MIPI_TX53_DEFAULT   0x00U
 
#define DESKEW_TUN_OFFSET_MIPI_TX_1_MIPI_TX53_ADDR   0x475U
 
#define DESKEW_TUN_OFFSET_MIPI_TX_1_MIPI_TX53_MASK   0xFFU
 
#define DESKEW_TUN_OFFSET_MIPI_TX_1_MIPI_TX53_POS   0U
 
#define MIPI_TX_1_MIPI_TX54_ADDR   0x476U
 
#define MIPI_TX_1_MIPI_TX54_DEFAULT   0x00U
 
#define TUN_PKT_START_ADDR_MIPI_TX_1_MIPI_TX54_ADDR   0x476U
 
#define TUN_PKT_START_ADDR_MIPI_TX_1_MIPI_TX54_MASK   0xFFU
 
#define TUN_PKT_START_ADDR_MIPI_TX_1_MIPI_TX54_POS   0U
 
#define MIPI_TX_1_MIPI_TX55_ADDR   0x477U
 
#define MIPI_TX_1_MIPI_TX55_DEFAULT   0x00U
 
#define TUN_NO_CORR_LENGTH_MIPI_TX_1_MIPI_TX55_ADDR   0x477U
 
#define TUN_NO_CORR_LENGTH_MIPI_TX_1_MIPI_TX55_MASK   0x01U
 
#define TUN_NO_CORR_LENGTH_MIPI_TX_1_MIPI_TX55_POS   0U
 
#define MIPI_TX_2_MIPI_TX1_ADDR   0x481U
 
#define MIPI_TX_2_MIPI_TX1_DEFAULT   0x00U
 
#define MODE_MIPI_TX_2_MIPI_TX1_ADDR   0x481U
 
#define MODE_MIPI_TX_2_MIPI_TX1_MASK   0xFFU
 
#define MODE_MIPI_TX_2_MIPI_TX1_POS   0U
 
#define MIPI_TX_2_MIPI_TX2_ADDR   0x482U
 
#define MIPI_TX_2_MIPI_TX2_DEFAULT   0x00U
 
#define STATUS_MIPI_TX_2_MIPI_TX2_ADDR   0x482U
 
#define STATUS_MIPI_TX_2_MIPI_TX2_MASK   0xFFU
 
#define STATUS_MIPI_TX_2_MIPI_TX2_POS   0U
 
#define MIPI_TX_2_MIPI_TX3_ADDR   0x483U
 
#define MIPI_TX_2_MIPI_TX3_DEFAULT   0x01U
 
#define DESKEW_INIT_MIPI_TX_2_MIPI_TX3_ADDR   0x483U
 
#define DESKEW_INIT_MIPI_TX_2_MIPI_TX3_MASK   0xFFU
 
#define DESKEW_INIT_MIPI_TX_2_MIPI_TX3_POS   0U
 
#define MIPI_TX_2_MIPI_TX4_ADDR   0x484U
 
#define MIPI_TX_2_MIPI_TX4_DEFAULT   0x01U
 
#define DESKEW_PER_MIPI_TX_2_MIPI_TX4_ADDR   0x484U
 
#define DESKEW_PER_MIPI_TX_2_MIPI_TX4_MASK   0xFFU
 
#define DESKEW_PER_MIPI_TX_2_MIPI_TX4_POS   0U
 
#define MIPI_TX_2_MIPI_TX7_ADDR   0x487U
 
#define MIPI_TX_2_MIPI_TX7_DEFAULT   0x1CU
 
#define CSI2_TX_GAP_MIPI_TX_2_MIPI_TX7_ADDR   0x487U
 
#define CSI2_TX_GAP_MIPI_TX_2_MIPI_TX7_MASK   0xFFU
 
#define CSI2_TX_GAP_MIPI_TX_2_MIPI_TX7_POS   0U
 
#define MIPI_TX_2_MIPI_TX10_ADDR   0x48AU
 
#define MIPI_TX_2_MIPI_TX10_DEFAULT   0xD0U
 
#define CSI_VCX_EN_MIPI_TX_2_MIPI_TX10_ADDR   0x48AU
 
#define CSI_VCX_EN_MIPI_TX_2_MIPI_TX10_MASK   0x08U
 
#define CSI_VCX_EN_MIPI_TX_2_MIPI_TX10_POS   3U
 
#define CSI2_CPHY_EN_MIPI_TX_2_MIPI_TX10_ADDR   0x48AU
 
#define CSI2_CPHY_EN_MIPI_TX_2_MIPI_TX10_MASK   0x20U
 
#define CSI2_CPHY_EN_MIPI_TX_2_MIPI_TX10_POS   5U
 
#define CSI2_LANE_CNT_MIPI_TX_2_MIPI_TX10_ADDR   0x48AU
 
#define CSI2_LANE_CNT_MIPI_TX_2_MIPI_TX10_MASK   0xC0U
 
#define CSI2_LANE_CNT_MIPI_TX_2_MIPI_TX10_POS   6U
 
#define MIPI_TX_2_MIPI_TX11_ADDR   0x48BU
 
#define MIPI_TX_2_MIPI_TX11_DEFAULT   0x00U
 
#define MAP_EN_L_MIPI_TX_2_MIPI_TX11_ADDR   0x48BU
 
#define MAP_EN_L_MIPI_TX_2_MIPI_TX11_MASK   0xFFU
 
#define MAP_EN_L_MIPI_TX_2_MIPI_TX11_POS   0U
 
#define MIPI_TX_2_MIPI_TX12_ADDR   0x48CU
 
#define MIPI_TX_2_MIPI_TX12_DEFAULT   0x00U
 
#define MAP_EN_H_MIPI_TX_2_MIPI_TX12_ADDR   0x48CU
 
#define MAP_EN_H_MIPI_TX_2_MIPI_TX12_MASK   0xFFU
 
#define MAP_EN_H_MIPI_TX_2_MIPI_TX12_POS   0U
 
#define MIPI_TX_2_MIPI_TX13_ADDR   0x48DU
 
#define MIPI_TX_2_MIPI_TX13_DEFAULT   0x00U
 
#define MAP_SRC_0_MIPI_TX_2_MIPI_TX13_ADDR   0x48DU
 
#define MAP_SRC_0_MIPI_TX_2_MIPI_TX13_MASK   0xFFU
 
#define MAP_SRC_0_MIPI_TX_2_MIPI_TX13_POS   0U
 
#define MIPI_TX_2_MIPI_TX14_ADDR   0x48EU
 
#define MIPI_TX_2_MIPI_TX14_DEFAULT   0x00U
 
#define MAP_DST_0_MIPI_TX_2_MIPI_TX14_ADDR   0x48EU
 
#define MAP_DST_0_MIPI_TX_2_MIPI_TX14_MASK   0xFFU
 
#define MAP_DST_0_MIPI_TX_2_MIPI_TX14_POS   0U
 
#define MIPI_TX_2_MIPI_TX15_ADDR   0x48FU
 
#define MIPI_TX_2_MIPI_TX15_DEFAULT   0x00U
 
#define MAP_SRC_1_MIPI_TX_2_MIPI_TX15_ADDR   0x48FU
 
#define MAP_SRC_1_MIPI_TX_2_MIPI_TX15_MASK   0xFFU
 
#define MAP_SRC_1_MIPI_TX_2_MIPI_TX15_POS   0U
 
#define MIPI_TX_2_MIPI_TX16_ADDR   0x490U
 
#define MIPI_TX_2_MIPI_TX16_DEFAULT   0x00U
 
#define MAP_DST_1_MIPI_TX_2_MIPI_TX16_ADDR   0x490U
 
#define MAP_DST_1_MIPI_TX_2_MIPI_TX16_MASK   0xFFU
 
#define MAP_DST_1_MIPI_TX_2_MIPI_TX16_POS   0U
 
#define MIPI_TX_2_MIPI_TX17_ADDR   0x491U
 
#define MIPI_TX_2_MIPI_TX17_DEFAULT   0x00U
 
#define MAP_SRC_2_MIPI_TX_2_MIPI_TX17_ADDR   0x491U
 
#define MAP_SRC_2_MIPI_TX_2_MIPI_TX17_MASK   0xFFU
 
#define MAP_SRC_2_MIPI_TX_2_MIPI_TX17_POS   0U
 
#define MIPI_TX_2_MIPI_TX18_ADDR   0x492U
 
#define MIPI_TX_2_MIPI_TX18_DEFAULT   0x00U
 
#define MAP_DST_2_MIPI_TX_2_MIPI_TX18_ADDR   0x492U
 
#define MAP_DST_2_MIPI_TX_2_MIPI_TX18_MASK   0xFFU
 
#define MAP_DST_2_MIPI_TX_2_MIPI_TX18_POS   0U
 
#define MIPI_TX_2_MIPI_TX19_ADDR   0x493U
 
#define MIPI_TX_2_MIPI_TX19_DEFAULT   0x00U
 
#define MAP_SRC_3_MIPI_TX_2_MIPI_TX19_ADDR   0x493U
 
#define MAP_SRC_3_MIPI_TX_2_MIPI_TX19_MASK   0xFFU
 
#define MAP_SRC_3_MIPI_TX_2_MIPI_TX19_POS   0U
 
#define MIPI_TX_2_MIPI_TX20_ADDR   0x494U
 
#define MIPI_TX_2_MIPI_TX20_DEFAULT   0x00U
 
#define MAP_DST_3_MIPI_TX_2_MIPI_TX20_ADDR   0x494U
 
#define MAP_DST_3_MIPI_TX_2_MIPI_TX20_MASK   0xFFU
 
#define MAP_DST_3_MIPI_TX_2_MIPI_TX20_POS   0U
 
#define MIPI_TX_2_MIPI_TX21_ADDR   0x495U
 
#define MIPI_TX_2_MIPI_TX21_DEFAULT   0x00U
 
#define MAP_SRC_4_MIPI_TX_2_MIPI_TX21_ADDR   0x495U
 
#define MAP_SRC_4_MIPI_TX_2_MIPI_TX21_MASK   0xFFU
 
#define MAP_SRC_4_MIPI_TX_2_MIPI_TX21_POS   0U
 
#define MIPI_TX_2_MIPI_TX22_ADDR   0x496U
 
#define MIPI_TX_2_MIPI_TX22_DEFAULT   0x00U
 
#define MAP_DST_4_MIPI_TX_2_MIPI_TX22_ADDR   0x496U
 
#define MAP_DST_4_MIPI_TX_2_MIPI_TX22_MASK   0xFFU
 
#define MAP_DST_4_MIPI_TX_2_MIPI_TX22_POS   0U
 
#define MIPI_TX_2_MIPI_TX23_ADDR   0x497U
 
#define MIPI_TX_2_MIPI_TX23_DEFAULT   0x00U
 
#define MAP_SRC_5_MIPI_TX_2_MIPI_TX23_ADDR   0x497U
 
#define MAP_SRC_5_MIPI_TX_2_MIPI_TX23_MASK   0xFFU
 
#define MAP_SRC_5_MIPI_TX_2_MIPI_TX23_POS   0U
 
#define MIPI_TX_2_MIPI_TX24_ADDR   0x498U
 
#define MIPI_TX_2_MIPI_TX24_DEFAULT   0x00U
 
#define MAP_DST_5_MIPI_TX_2_MIPI_TX24_ADDR   0x498U
 
#define MAP_DST_5_MIPI_TX_2_MIPI_TX24_MASK   0xFFU
 
#define MAP_DST_5_MIPI_TX_2_MIPI_TX24_POS   0U
 
#define MIPI_TX_2_MIPI_TX25_ADDR   0x499U
 
#define MIPI_TX_2_MIPI_TX25_DEFAULT   0x00U
 
#define MAP_SRC_6_MIPI_TX_2_MIPI_TX25_ADDR   0x499U
 
#define MAP_SRC_6_MIPI_TX_2_MIPI_TX25_MASK   0xFFU
 
#define MAP_SRC_6_MIPI_TX_2_MIPI_TX25_POS   0U
 
#define MIPI_TX_2_MIPI_TX26_ADDR   0x49AU
 
#define MIPI_TX_2_MIPI_TX26_DEFAULT   0x00U
 
#define MAP_DST_6_MIPI_TX_2_MIPI_TX26_ADDR   0x49AU
 
#define MAP_DST_6_MIPI_TX_2_MIPI_TX26_MASK   0xFFU
 
#define MAP_DST_6_MIPI_TX_2_MIPI_TX26_POS   0U
 
#define MIPI_TX_2_MIPI_TX27_ADDR   0x49BU
 
#define MIPI_TX_2_MIPI_TX27_DEFAULT   0x00U
 
#define MAP_SRC_7_MIPI_TX_2_MIPI_TX27_ADDR   0x49BU
 
#define MAP_SRC_7_MIPI_TX_2_MIPI_TX27_MASK   0xFFU
 
#define MAP_SRC_7_MIPI_TX_2_MIPI_TX27_POS   0U
 
#define MIPI_TX_2_MIPI_TX28_ADDR   0x49CU
 
#define MIPI_TX_2_MIPI_TX28_DEFAULT   0x00U
 
#define MAP_DST_7_MIPI_TX_2_MIPI_TX28_ADDR   0x49CU
 
#define MAP_DST_7_MIPI_TX_2_MIPI_TX28_MASK   0xFFU
 
#define MAP_DST_7_MIPI_TX_2_MIPI_TX28_POS   0U
 
#define MIPI_TX_2_MIPI_TX29_ADDR   0x49DU
 
#define MIPI_TX_2_MIPI_TX29_DEFAULT   0x00U
 
#define MAP_SRC_8_MIPI_TX_2_MIPI_TX29_ADDR   0x49DU
 
#define MAP_SRC_8_MIPI_TX_2_MIPI_TX29_MASK   0xFFU
 
#define MAP_SRC_8_MIPI_TX_2_MIPI_TX29_POS   0U
 
#define MIPI_TX_2_MIPI_TX30_ADDR   0x49EU
 
#define MIPI_TX_2_MIPI_TX30_DEFAULT   0x00U
 
#define MAP_DST_8_MIPI_TX_2_MIPI_TX30_ADDR   0x49EU
 
#define MAP_DST_8_MIPI_TX_2_MIPI_TX30_MASK   0xFFU
 
#define MAP_DST_8_MIPI_TX_2_MIPI_TX30_POS   0U
 
#define MIPI_TX_2_MIPI_TX31_ADDR   0x49FU
 
#define MIPI_TX_2_MIPI_TX31_DEFAULT   0x00U
 
#define MAP_SRC_9_MIPI_TX_2_MIPI_TX31_ADDR   0x49FU
 
#define MAP_SRC_9_MIPI_TX_2_MIPI_TX31_MASK   0xFFU
 
#define MAP_SRC_9_MIPI_TX_2_MIPI_TX31_POS   0U
 
#define MIPI_TX_2_MIPI_TX32_ADDR   0x4A0U
 
#define MIPI_TX_2_MIPI_TX32_DEFAULT   0x00U
 
#define MAP_DST_9_MIPI_TX_2_MIPI_TX32_ADDR   0x4A0U
 
#define MAP_DST_9_MIPI_TX_2_MIPI_TX32_MASK   0xFFU
 
#define MAP_DST_9_MIPI_TX_2_MIPI_TX32_POS   0U
 
#define MIPI_TX_2_MIPI_TX33_ADDR   0x4A1U
 
#define MIPI_TX_2_MIPI_TX33_DEFAULT   0x00U
 
#define MAP_SRC_10_MIPI_TX_2_MIPI_TX33_ADDR   0x4A1U
 
#define MAP_SRC_10_MIPI_TX_2_MIPI_TX33_MASK   0xFFU
 
#define MAP_SRC_10_MIPI_TX_2_MIPI_TX33_POS   0U
 
#define MIPI_TX_2_MIPI_TX34_ADDR   0x4A2U
 
#define MIPI_TX_2_MIPI_TX34_DEFAULT   0x00U
 
#define MAP_DST_10_MIPI_TX_2_MIPI_TX34_ADDR   0x4A2U
 
#define MAP_DST_10_MIPI_TX_2_MIPI_TX34_MASK   0xFFU
 
#define MAP_DST_10_MIPI_TX_2_MIPI_TX34_POS   0U
 
#define MIPI_TX_2_MIPI_TX35_ADDR   0x4A3U
 
#define MIPI_TX_2_MIPI_TX35_DEFAULT   0x00U
 
#define MAP_SRC_11_MIPI_TX_2_MIPI_TX35_ADDR   0x4A3U
 
#define MAP_SRC_11_MIPI_TX_2_MIPI_TX35_MASK   0xFFU
 
#define MAP_SRC_11_MIPI_TX_2_MIPI_TX35_POS   0U
 
#define MIPI_TX_2_MIPI_TX36_ADDR   0x4A4U
 
#define MIPI_TX_2_MIPI_TX36_DEFAULT   0x00U
 
#define MAP_DST_11_MIPI_TX_2_MIPI_TX36_ADDR   0x4A4U
 
#define MAP_DST_11_MIPI_TX_2_MIPI_TX36_MASK   0xFFU
 
#define MAP_DST_11_MIPI_TX_2_MIPI_TX36_POS   0U
 
#define MIPI_TX_2_MIPI_TX37_ADDR   0x4A5U
 
#define MIPI_TX_2_MIPI_TX37_DEFAULT   0x00U
 
#define MAP_SRC_12_MIPI_TX_2_MIPI_TX37_ADDR   0x4A5U
 
#define MAP_SRC_12_MIPI_TX_2_MIPI_TX37_MASK   0xFFU
 
#define MAP_SRC_12_MIPI_TX_2_MIPI_TX37_POS   0U
 
#define MIPI_TX_2_MIPI_TX38_ADDR   0x4A6U
 
#define MIPI_TX_2_MIPI_TX38_DEFAULT   0x00U
 
#define MAP_DST_12_MIPI_TX_2_MIPI_TX38_ADDR   0x4A6U
 
#define MAP_DST_12_MIPI_TX_2_MIPI_TX38_MASK   0xFFU
 
#define MAP_DST_12_MIPI_TX_2_MIPI_TX38_POS   0U
 
#define MIPI_TX_2_MIPI_TX39_ADDR   0x4A7U
 
#define MIPI_TX_2_MIPI_TX39_DEFAULT   0x00U
 
#define MAP_SRC_13_MIPI_TX_2_MIPI_TX39_ADDR   0x4A7U
 
#define MAP_SRC_13_MIPI_TX_2_MIPI_TX39_MASK   0xFFU
 
#define MAP_SRC_13_MIPI_TX_2_MIPI_TX39_POS   0U
 
#define MIPI_TX_2_MIPI_TX40_ADDR   0x4A8U
 
#define MIPI_TX_2_MIPI_TX40_DEFAULT   0x00U
 
#define MAP_DST_13_MIPI_TX_2_MIPI_TX40_ADDR   0x4A8U
 
#define MAP_DST_13_MIPI_TX_2_MIPI_TX40_MASK   0xFFU
 
#define MAP_DST_13_MIPI_TX_2_MIPI_TX40_POS   0U
 
#define MIPI_TX_2_MIPI_TX41_ADDR   0x4A9U
 
#define MIPI_TX_2_MIPI_TX41_DEFAULT   0x00U
 
#define MAP_SRC_14_MIPI_TX_2_MIPI_TX41_ADDR   0x4A9U
 
#define MAP_SRC_14_MIPI_TX_2_MIPI_TX41_MASK   0xFFU
 
#define MAP_SRC_14_MIPI_TX_2_MIPI_TX41_POS   0U
 
#define MIPI_TX_2_MIPI_TX42_ADDR   0x4AAU
 
#define MIPI_TX_2_MIPI_TX42_DEFAULT   0x00U
 
#define MAP_DST_14_MIPI_TX_2_MIPI_TX42_ADDR   0x4AAU
 
#define MAP_DST_14_MIPI_TX_2_MIPI_TX42_MASK   0xFFU
 
#define MAP_DST_14_MIPI_TX_2_MIPI_TX42_POS   0U
 
#define MIPI_TX_2_MIPI_TX43_ADDR   0x4ABU
 
#define MIPI_TX_2_MIPI_TX43_DEFAULT   0x00U
 
#define MAP_SRC_15_MIPI_TX_2_MIPI_TX43_ADDR   0x4ABU
 
#define MAP_SRC_15_MIPI_TX_2_MIPI_TX43_MASK   0xFFU
 
#define MAP_SRC_15_MIPI_TX_2_MIPI_TX43_POS   0U
 
#define MIPI_TX_2_MIPI_TX44_ADDR   0x4ACU
 
#define MIPI_TX_2_MIPI_TX44_DEFAULT   0x00U
 
#define MAP_DST_15_MIPI_TX_2_MIPI_TX44_ADDR   0x4ACU
 
#define MAP_DST_15_MIPI_TX_2_MIPI_TX44_MASK   0xFFU
 
#define MAP_DST_15_MIPI_TX_2_MIPI_TX44_POS   0U
 
#define MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU
 
#define MIPI_TX_2_MIPI_TX45_DEFAULT   0x00U
 
#define MAP_DPHY_DEST_0_MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU
 
#define MAP_DPHY_DEST_0_MIPI_TX_2_MIPI_TX45_MASK   0x03U
 
#define MAP_DPHY_DEST_0_MIPI_TX_2_MIPI_TX45_POS   0U
 
#define MAP_DPHY_DEST_1_MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU
 
#define MAP_DPHY_DEST_1_MIPI_TX_2_MIPI_TX45_MASK   0x0CU
 
#define MAP_DPHY_DEST_1_MIPI_TX_2_MIPI_TX45_POS   2U
 
#define MAP_DPHY_DEST_2_MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU
 
#define MAP_DPHY_DEST_2_MIPI_TX_2_MIPI_TX45_MASK   0x30U
 
#define MAP_DPHY_DEST_2_MIPI_TX_2_MIPI_TX45_POS   4U
 
#define MAP_DPHY_DEST_3_MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU
 
#define MAP_DPHY_DEST_3_MIPI_TX_2_MIPI_TX45_MASK   0xC0U
 
#define MAP_DPHY_DEST_3_MIPI_TX_2_MIPI_TX45_POS   6U
 
#define MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU
 
#define MIPI_TX_2_MIPI_TX46_DEFAULT   0x00U
 
#define MAP_DPHY_DEST_4_MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU
 
#define MAP_DPHY_DEST_4_MIPI_TX_2_MIPI_TX46_MASK   0x03U
 
#define MAP_DPHY_DEST_4_MIPI_TX_2_MIPI_TX46_POS   0U
 
#define MAP_DPHY_DEST_5_MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU
 
#define MAP_DPHY_DEST_5_MIPI_TX_2_MIPI_TX46_MASK   0x0CU
 
#define MAP_DPHY_DEST_5_MIPI_TX_2_MIPI_TX46_POS   2U
 
#define MAP_DPHY_DEST_6_MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU
 
#define MAP_DPHY_DEST_6_MIPI_TX_2_MIPI_TX46_MASK   0x30U
 
#define MAP_DPHY_DEST_6_MIPI_TX_2_MIPI_TX46_POS   4U
 
#define MAP_DPHY_DEST_7_MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU
 
#define MAP_DPHY_DEST_7_MIPI_TX_2_MIPI_TX46_MASK   0xC0U
 
#define MAP_DPHY_DEST_7_MIPI_TX_2_MIPI_TX46_POS   6U
 
#define MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU
 
#define MIPI_TX_2_MIPI_TX47_DEFAULT   0x00U
 
#define MAP_DPHY_DEST_8_MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU
 
#define MAP_DPHY_DEST_8_MIPI_TX_2_MIPI_TX47_MASK   0x03U
 
#define MAP_DPHY_DEST_8_MIPI_TX_2_MIPI_TX47_POS   0U
 
#define MAP_DPHY_DEST_9_MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU
 
#define MAP_DPHY_DEST_9_MIPI_TX_2_MIPI_TX47_MASK   0x0CU
 
#define MAP_DPHY_DEST_9_MIPI_TX_2_MIPI_TX47_POS   2U
 
#define MAP_DPHY_DEST_10_MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU
 
#define MAP_DPHY_DEST_10_MIPI_TX_2_MIPI_TX47_MASK   0x30U
 
#define MAP_DPHY_DEST_10_MIPI_TX_2_MIPI_TX47_POS   4U
 
#define MAP_DPHY_DEST_11_MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU
 
#define MAP_DPHY_DEST_11_MIPI_TX_2_MIPI_TX47_MASK   0xC0U
 
#define MAP_DPHY_DEST_11_MIPI_TX_2_MIPI_TX47_POS   6U
 
#define MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U
 
#define MIPI_TX_2_MIPI_TX48_DEFAULT   0x00U
 
#define MAP_DPHY_DEST_12_MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U
 
#define MAP_DPHY_DEST_12_MIPI_TX_2_MIPI_TX48_MASK   0x03U
 
#define MAP_DPHY_DEST_12_MIPI_TX_2_MIPI_TX48_POS   0U
 
#define MAP_DPHY_DEST_13_MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U
 
#define MAP_DPHY_DEST_13_MIPI_TX_2_MIPI_TX48_MASK   0x0CU
 
#define MAP_DPHY_DEST_13_MIPI_TX_2_MIPI_TX48_POS   2U
 
#define MAP_DPHY_DEST_14_MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U
 
#define MAP_DPHY_DEST_14_MIPI_TX_2_MIPI_TX48_MASK   0x30U
 
#define MAP_DPHY_DEST_14_MIPI_TX_2_MIPI_TX48_POS   4U
 
#define MAP_DPHY_DEST_15_MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U
 
#define MAP_DPHY_DEST_15_MIPI_TX_2_MIPI_TX48_MASK   0xC0U
 
#define MAP_DPHY_DEST_15_MIPI_TX_2_MIPI_TX48_POS   6U
 
#define MIPI_TX_2_MIPI_TX50_ADDR   0x4B2U
 
#define MIPI_TX_2_MIPI_TX50_DEFAULT   0x00U
 
#define SKEW_PER_SEL_MIPI_TX_2_MIPI_TX50_ADDR   0x4B2U
 
#define SKEW_PER_SEL_MIPI_TX_2_MIPI_TX50_MASK   0xFFU
 
#define SKEW_PER_SEL_MIPI_TX_2_MIPI_TX50_POS   0U
 
#define MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U
 
#define MIPI_TX_2_MIPI_TX51_DEFAULT   0x00U
 
#define ALT_MEM_MAP12_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U
 
#define ALT_MEM_MAP12_MIPI_TX_2_MIPI_TX51_MASK   0x01U
 
#define ALT_MEM_MAP12_MIPI_TX_2_MIPI_TX51_POS   0U
 
#define ALT_MEM_MAP8_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U
 
#define ALT_MEM_MAP8_MIPI_TX_2_MIPI_TX51_MASK   0x02U
 
#define ALT_MEM_MAP8_MIPI_TX_2_MIPI_TX51_POS   1U
 
#define ALT_MEM_MAP10_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U
 
#define ALT_MEM_MAP10_MIPI_TX_2_MIPI_TX51_MASK   0x04U
 
#define ALT_MEM_MAP10_MIPI_TX_2_MIPI_TX51_POS   2U
 
#define MODE_DT_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U
 
#define MODE_DT_MIPI_TX_2_MIPI_TX51_MASK   0x08U
 
#define MODE_DT_MIPI_TX_2_MIPI_TX51_POS   3U
 
#define ALT2_MEM_MAP8_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U
 
#define ALT2_MEM_MAP8_MIPI_TX_2_MIPI_TX51_MASK   0x10U
 
#define ALT2_MEM_MAP8_MIPI_TX_2_MIPI_TX51_POS   4U
 
#define TUN_WAIT_VS_START_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U
 
#define TUN_WAIT_VS_START_MIPI_TX_2_MIPI_TX51_MASK   0xE0U
 
#define TUN_WAIT_VS_START_MIPI_TX_2_MIPI_TX51_POS   5U
 
#define MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U
 
#define MIPI_TX_2_MIPI_TX52_DEFAULT   0x0EU
 
#define TUN_EN_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U
 
#define TUN_EN_MIPI_TX_2_MIPI_TX52_MASK   0x01U
 
#define TUN_EN_MIPI_TX_2_MIPI_TX52_POS   0U
 
#define TUN_DEST_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U
 
#define TUN_DEST_MIPI_TX_2_MIPI_TX52_MASK   0x02U
 
#define TUN_DEST_MIPI_TX_2_MIPI_TX52_POS   1U
 
#define DESKEW_TUN_SRC_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U
 
#define DESKEW_TUN_SRC_MIPI_TX_2_MIPI_TX52_MASK   0x04U
 
#define DESKEW_TUN_SRC_MIPI_TX_2_MIPI_TX52_POS   2U
 
#define TUN_SER_LANE_NUM_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U
 
#define TUN_SER_LANE_NUM_MIPI_TX_2_MIPI_TX52_MASK   0x18U
 
#define TUN_SER_LANE_NUM_MIPI_TX_2_MIPI_TX52_POS   3U
 
#define DESKEW_TUN_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U
 
#define DESKEW_TUN_MIPI_TX_2_MIPI_TX52_MASK   0x60U
 
#define DESKEW_TUN_MIPI_TX_2_MIPI_TX52_POS   5U
 
#define TUN_NO_CORR_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U
 
#define TUN_NO_CORR_MIPI_TX_2_MIPI_TX52_MASK   0x80U
 
#define TUN_NO_CORR_MIPI_TX_2_MIPI_TX52_POS   7U
 
#define MIPI_TX_2_MIPI_TX53_ADDR   0x4B5U
 
#define MIPI_TX_2_MIPI_TX53_DEFAULT   0x00U
 
#define DESKEW_TUN_OFFSET_MIPI_TX_2_MIPI_TX53_ADDR   0x4B5U
 
#define DESKEW_TUN_OFFSET_MIPI_TX_2_MIPI_TX53_MASK   0xFFU
 
#define DESKEW_TUN_OFFSET_MIPI_TX_2_MIPI_TX53_POS   0U
 
#define MIPI_TX_2_MIPI_TX54_ADDR   0x4B6U
 
#define MIPI_TX_2_MIPI_TX54_DEFAULT   0x00U
 
#define TUN_PKT_START_ADDR_MIPI_TX_2_MIPI_TX54_ADDR   0x4B6U
 
#define TUN_PKT_START_ADDR_MIPI_TX_2_MIPI_TX54_MASK   0xFFU
 
#define TUN_PKT_START_ADDR_MIPI_TX_2_MIPI_TX54_POS   0U
 
#define MIPI_TX_2_MIPI_TX55_ADDR   0x4B7U
 
#define MIPI_TX_2_MIPI_TX55_DEFAULT   0x00U
 
#define TUN_NO_CORR_LENGTH_MIPI_TX_2_MIPI_TX55_ADDR   0x4B7U
 
#define TUN_NO_CORR_LENGTH_MIPI_TX_2_MIPI_TX55_MASK   0x01U
 
#define TUN_NO_CORR_LENGTH_MIPI_TX_2_MIPI_TX55_POS   0U
 
#define MIPI_TX_3_MIPI_TX10_ADDR   0x4CAU
 
#define MIPI_TX_3_MIPI_TX10_DEFAULT   0xD0U
 
#define CSI2_CPHY_EN_MIPI_TX_3_MIPI_TX10_ADDR   0x4CAU
 
#define CSI2_CPHY_EN_MIPI_TX_3_MIPI_TX10_MASK   0x20U
 
#define CSI2_CPHY_EN_MIPI_TX_3_MIPI_TX10_POS   5U
 
#define CSI2_LANE_CNT_MIPI_TX_3_MIPI_TX10_ADDR   0x4CAU
 
#define CSI2_LANE_CNT_MIPI_TX_3_MIPI_TX10_MASK   0xC0U
 
#define CSI2_LANE_CNT_MIPI_TX_3_MIPI_TX10_POS   6U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT0_ADDR   0x510U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT0_DEFAULT   0x00U
 
#define MAP_DST_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_ADDR   0x510U
 
#define MAP_DST_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_MASK   0x1CU
 
#define MAP_DST_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_POS   2U
 
#define MAP_SRC_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_ADDR   0x510U
 
#define MAP_SRC_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_MASK   0xE0U
 
#define MAP_SRC_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT1_ADDR   0x511U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT1_DEFAULT   0x00U
 
#define MAP_DST_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_ADDR   0x511U
 
#define MAP_DST_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_MASK   0x1CU
 
#define MAP_DST_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_POS   2U
 
#define MAP_SRC_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_ADDR   0x511U
 
#define MAP_SRC_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_MASK   0xE0U
 
#define MAP_SRC_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT2_ADDR   0x512U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT2_DEFAULT   0x00U
 
#define MAP_DST_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_ADDR   0x512U
 
#define MAP_DST_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_MASK   0x1CU
 
#define MAP_DST_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_POS   2U
 
#define MAP_SRC_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_ADDR   0x512U
 
#define MAP_SRC_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_MASK   0xE0U
 
#define MAP_SRC_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT3_ADDR   0x513U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT3_DEFAULT   0x00U
 
#define MAP_DST_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_ADDR   0x513U
 
#define MAP_DST_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_MASK   0x1CU
 
#define MAP_DST_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_POS   2U
 
#define MAP_SRC_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_ADDR   0x513U
 
#define MAP_SRC_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_MASK   0xE0U
 
#define MAP_SRC_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT4_ADDR   0x514U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT4_DEFAULT   0x00U
 
#define MAP_DST_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_ADDR   0x514U
 
#define MAP_DST_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_MASK   0x1CU
 
#define MAP_DST_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_POS   2U
 
#define MAP_SRC_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_ADDR   0x514U
 
#define MAP_SRC_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_MASK   0xE0U
 
#define MAP_SRC_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT5_ADDR   0x515U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT5_DEFAULT   0x00U
 
#define MAP_DST_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_ADDR   0x515U
 
#define MAP_DST_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_MASK   0x1CU
 
#define MAP_DST_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_POS   2U
 
#define MAP_SRC_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_ADDR   0x515U
 
#define MAP_SRC_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_MASK   0xE0U
 
#define MAP_SRC_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT6_ADDR   0x516U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT6_DEFAULT   0x00U
 
#define MAP_DST_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_ADDR   0x516U
 
#define MAP_DST_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_MASK   0x1CU
 
#define MAP_DST_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_POS   2U
 
#define MAP_SRC_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_ADDR   0x516U
 
#define MAP_SRC_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_MASK   0xE0U
 
#define MAP_SRC_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT7_ADDR   0x517U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT7_DEFAULT   0x00U
 
#define MAP_DST_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_ADDR   0x517U
 
#define MAP_DST_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_MASK   0x1CU
 
#define MAP_DST_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_POS   2U
 
#define MAP_SRC_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_ADDR   0x517U
 
#define MAP_SRC_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_MASK   0xE0U
 
#define MAP_SRC_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT8_ADDR   0x518U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT8_DEFAULT   0x00U
 
#define MAP_DST_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_ADDR   0x518U
 
#define MAP_DST_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_MASK   0x1CU
 
#define MAP_DST_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_POS   2U
 
#define MAP_SRC_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_ADDR   0x518U
 
#define MAP_SRC_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_MASK   0xE0U
 
#define MAP_SRC_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT9_ADDR   0x519U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT9_DEFAULT   0x00U
 
#define MAP_DST_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_ADDR   0x519U
 
#define MAP_DST_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_MASK   0x1CU
 
#define MAP_DST_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_POS   2U
 
#define MAP_SRC_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_ADDR   0x519U
 
#define MAP_SRC_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_MASK   0xE0U
 
#define MAP_SRC_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT10_ADDR   0x51AU
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT10_DEFAULT   0x00U
 
#define MAP_DST_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_ADDR   0x51AU
 
#define MAP_DST_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_MASK   0x1CU
 
#define MAP_DST_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_POS   2U
 
#define MAP_SRC_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_ADDR   0x51AU
 
#define MAP_SRC_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_MASK   0xE0U
 
#define MAP_SRC_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT11_ADDR   0x51BU
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT11_DEFAULT   0x00U
 
#define MAP_DST_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_ADDR   0x51BU
 
#define MAP_DST_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_MASK   0x1CU
 
#define MAP_DST_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_POS   2U
 
#define MAP_SRC_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_ADDR   0x51BU
 
#define MAP_SRC_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_MASK   0xE0U
 
#define MAP_SRC_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT12_ADDR   0x51CU
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT12_DEFAULT   0x00U
 
#define MAP_DST_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_ADDR   0x51CU
 
#define MAP_DST_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_MASK   0x1CU
 
#define MAP_DST_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_POS   2U
 
#define MAP_SRC_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_ADDR   0x51CU
 
#define MAP_SRC_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_MASK   0xE0U
 
#define MAP_SRC_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT13_ADDR   0x51DU
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT13_DEFAULT   0x00U
 
#define MAP_DST_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_ADDR   0x51DU
 
#define MAP_DST_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_MASK   0x1CU
 
#define MAP_DST_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_POS   2U
 
#define MAP_SRC_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_ADDR   0x51DU
 
#define MAP_SRC_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_MASK   0xE0U
 
#define MAP_SRC_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT14_ADDR   0x51EU
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT14_DEFAULT   0x00U
 
#define MAP_DST_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_ADDR   0x51EU
 
#define MAP_DST_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_MASK   0x1CU
 
#define MAP_DST_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_POS   2U
 
#define MAP_SRC_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_ADDR   0x51EU
 
#define MAP_SRC_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_MASK   0xE0U
 
#define MAP_SRC_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_POS   5U
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT15_ADDR   0x51FU
 
#define MIPI_TX_EXT_1_MIPI_TX_EXT15_DEFAULT   0x00U
 
#define MAP_DST_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_ADDR   0x51FU
 
#define MAP_DST_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_MASK   0x1CU
 
#define MAP_DST_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_POS   2U
 
#define MAP_SRC_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_ADDR   0x51FU
 
#define MAP_SRC_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_MASK   0xE0U
 
#define MAP_SRC_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT0_ADDR   0x520U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT0_DEFAULT   0x00U
 
#define MAP_DST_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_ADDR   0x520U
 
#define MAP_DST_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_MASK   0x1CU
 
#define MAP_DST_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_POS   2U
 
#define MAP_SRC_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_ADDR   0x520U
 
#define MAP_SRC_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_MASK   0xE0U
 
#define MAP_SRC_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT1_ADDR   0x521U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT1_DEFAULT   0x00U
 
#define MAP_DST_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_ADDR   0x521U
 
#define MAP_DST_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_MASK   0x1CU
 
#define MAP_DST_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_POS   2U
 
#define MAP_SRC_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_ADDR   0x521U
 
#define MAP_SRC_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_MASK   0xE0U
 
#define MAP_SRC_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT2_ADDR   0x522U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT2_DEFAULT   0x00U
 
#define MAP_DST_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_ADDR   0x522U
 
#define MAP_DST_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_MASK   0x1CU
 
#define MAP_DST_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_POS   2U
 
#define MAP_SRC_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_ADDR   0x522U
 
#define MAP_SRC_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_MASK   0xE0U
 
#define MAP_SRC_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT3_ADDR   0x523U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT3_DEFAULT   0x00U
 
#define MAP_DST_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_ADDR   0x523U
 
#define MAP_DST_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_MASK   0x1CU
 
#define MAP_DST_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_POS   2U
 
#define MAP_SRC_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_ADDR   0x523U
 
#define MAP_SRC_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_MASK   0xE0U
 
#define MAP_SRC_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT4_ADDR   0x524U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT4_DEFAULT   0x00U
 
#define MAP_DST_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_ADDR   0x524U
 
#define MAP_DST_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_MASK   0x1CU
 
#define MAP_DST_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_POS   2U
 
#define MAP_SRC_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_ADDR   0x524U
 
#define MAP_SRC_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_MASK   0xE0U
 
#define MAP_SRC_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT5_ADDR   0x525U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT5_DEFAULT   0x00U
 
#define MAP_DST_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_ADDR   0x525U
 
#define MAP_DST_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_MASK   0x1CU
 
#define MAP_DST_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_POS   2U
 
#define MAP_SRC_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_ADDR   0x525U
 
#define MAP_SRC_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_MASK   0xE0U
 
#define MAP_SRC_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT6_ADDR   0x526U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT6_DEFAULT   0x00U
 
#define MAP_DST_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_ADDR   0x526U
 
#define MAP_DST_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_MASK   0x1CU
 
#define MAP_DST_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_POS   2U
 
#define MAP_SRC_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_ADDR   0x526U
 
#define MAP_SRC_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_MASK   0xE0U
 
#define MAP_SRC_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT7_ADDR   0x527U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT7_DEFAULT   0x00U
 
#define MAP_DST_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_ADDR   0x527U
 
#define MAP_DST_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_MASK   0x1CU
 
#define MAP_DST_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_POS   2U
 
#define MAP_SRC_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_ADDR   0x527U
 
#define MAP_SRC_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_MASK   0xE0U
 
#define MAP_SRC_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT8_ADDR   0x528U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT8_DEFAULT   0x00U
 
#define MAP_DST_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_ADDR   0x528U
 
#define MAP_DST_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_MASK   0x1CU
 
#define MAP_DST_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_POS   2U
 
#define MAP_SRC_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_ADDR   0x528U
 
#define MAP_SRC_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_MASK   0xE0U
 
#define MAP_SRC_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT9_ADDR   0x529U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT9_DEFAULT   0x00U
 
#define MAP_DST_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_ADDR   0x529U
 
#define MAP_DST_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_MASK   0x1CU
 
#define MAP_DST_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_POS   2U
 
#define MAP_SRC_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_ADDR   0x529U
 
#define MAP_SRC_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_MASK   0xE0U
 
#define MAP_SRC_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT10_ADDR   0x52AU
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT10_DEFAULT   0x00U
 
#define MAP_DST_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_ADDR   0x52AU
 
#define MAP_DST_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_MASK   0x1CU
 
#define MAP_DST_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_POS   2U
 
#define MAP_SRC_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_ADDR   0x52AU
 
#define MAP_SRC_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_MASK   0xE0U
 
#define MAP_SRC_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT11_ADDR   0x52BU
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT11_DEFAULT   0x00U
 
#define MAP_DST_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_ADDR   0x52BU
 
#define MAP_DST_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_MASK   0x1CU
 
#define MAP_DST_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_POS   2U
 
#define MAP_SRC_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_ADDR   0x52BU
 
#define MAP_SRC_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_MASK   0xE0U
 
#define MAP_SRC_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT12_ADDR   0x52CU
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT12_DEFAULT   0x00U
 
#define MAP_DST_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_ADDR   0x52CU
 
#define MAP_DST_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_MASK   0x1CU
 
#define MAP_DST_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_POS   2U
 
#define MAP_SRC_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_ADDR   0x52CU
 
#define MAP_SRC_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_MASK   0xE0U
 
#define MAP_SRC_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT13_ADDR   0x52DU
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT13_DEFAULT   0x00U
 
#define MAP_DST_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_ADDR   0x52DU
 
#define MAP_DST_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_MASK   0x1CU
 
#define MAP_DST_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_POS   2U
 
#define MAP_SRC_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_ADDR   0x52DU
 
#define MAP_SRC_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_MASK   0xE0U
 
#define MAP_SRC_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT14_ADDR   0x52EU
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT14_DEFAULT   0x00U
 
#define MAP_DST_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_ADDR   0x52EU
 
#define MAP_DST_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_MASK   0x1CU
 
#define MAP_DST_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_POS   2U
 
#define MAP_SRC_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_ADDR   0x52EU
 
#define MAP_SRC_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_MASK   0xE0U
 
#define MAP_SRC_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_POS   5U
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT15_ADDR   0x52FU
 
#define MIPI_TX_EXT_2_MIPI_TX_EXT15_DEFAULT   0x00U
 
#define MAP_DST_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_ADDR   0x52FU
 
#define MAP_DST_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_MASK   0x1CU
 
#define MAP_DST_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_POS   2U
 
#define MAP_SRC_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_ADDR   0x52FU
 
#define MAP_SRC_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_MASK   0xE0U
 
#define MAP_SRC_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_POS   5U
 
#define MISC_CFG_0_ADDR   0x540U
 
#define MISC_CFG_0_DEFAULT   0x00U
 
#define VS_OUT1_MISC_CFG_0_ADDR   0x540U
 
#define VS_OUT1_MISC_CFG_0_MASK   0xE0U
 
#define VS_OUT1_MISC_CFG_0_POS   5U
 
#define MISC_CFG_1_ADDR   0x541U
 
#define MISC_CFG_1_DEFAULT   0x00U
 
#define VS_OUT2_MISC_CFG_1_ADDR   0x541U
 
#define VS_OUT2_MISC_CFG_1_MASK   0xE0U
 
#define VS_OUT2_MISC_CFG_1_POS   5U
 
#define MISC_CFG_2_ADDR   0x542U
 
#define MISC_CFG_2_DEFAULT   0x00U
 
#define HS_OUT1_MISC_CFG_2_ADDR   0x542U
 
#define HS_OUT1_MISC_CFG_2_MASK   0xE0U
 
#define HS_OUT1_MISC_CFG_2_POS   5U
 
#define MISC_UART_PT_0_ADDR   0x548U
 
#define MISC_UART_PT_0_DEFAULT   0x96U
 
#define BITLEN_PT_1_L_MISC_UART_PT_0_ADDR   0x548U
 
#define BITLEN_PT_1_L_MISC_UART_PT_0_MASK   0xFFU
 
#define BITLEN_PT_1_L_MISC_UART_PT_0_POS   0U
 
#define MISC_UART_PT_1_ADDR   0x549U
 
#define MISC_UART_PT_1_DEFAULT   0x00U
 
#define BITLEN_PT_1_H_MISC_UART_PT_1_ADDR   0x549U
 
#define BITLEN_PT_1_H_MISC_UART_PT_1_MASK   0x3FU
 
#define BITLEN_PT_1_H_MISC_UART_PT_1_POS   0U
 
#define MISC_UART_PT_2_ADDR   0x54AU
 
#define MISC_UART_PT_2_DEFAULT   0x96U
 
#define BITLEN_PT_2_L_MISC_UART_PT_2_ADDR   0x54AU
 
#define BITLEN_PT_2_L_MISC_UART_PT_2_MASK   0xFFU
 
#define BITLEN_PT_2_L_MISC_UART_PT_2_POS   0U
 
#define MISC_UART_PT_3_ADDR   0x54BU
 
#define MISC_UART_PT_3_DEFAULT   0x00U
 
#define BITLEN_PT_2_H_MISC_UART_PT_3_ADDR   0x54BU
 
#define BITLEN_PT_2_H_MISC_UART_PT_3_MASK   0x3FU
 
#define BITLEN_PT_2_H_MISC_UART_PT_3_POS   0U
 
#define MISC_I2C_PT_4_ADDR   0x550U
 
#define MISC_I2C_PT_4_DEFAULT   0x00U
 
#define SRC_A_1_MISC_I2C_PT_4_ADDR   0x550U
 
#define SRC_A_1_MISC_I2C_PT_4_MASK   0xFEU
 
#define SRC_A_1_MISC_I2C_PT_4_POS   1U
 
#define MISC_I2C_PT_5_ADDR   0x551U
 
#define MISC_I2C_PT_5_DEFAULT   0x00U
 
#define DST_A_1_MISC_I2C_PT_5_ADDR   0x551U
 
#define DST_A_1_MISC_I2C_PT_5_MASK   0xFEU
 
#define DST_A_1_MISC_I2C_PT_5_POS   1U
 
#define MISC_I2C_PT_6_ADDR   0x552U
 
#define MISC_I2C_PT_6_DEFAULT   0x00U
 
#define SRC_B_1_MISC_I2C_PT_6_ADDR   0x552U
 
#define SRC_B_1_MISC_I2C_PT_6_MASK   0xFEU
 
#define SRC_B_1_MISC_I2C_PT_6_POS   1U
 
#define MISC_I2C_PT_7_ADDR   0x553U
 
#define MISC_I2C_PT_7_DEFAULT   0x00U
 
#define DST_B_1_MISC_I2C_PT_7_ADDR   0x553U
 
#define DST_B_1_MISC_I2C_PT_7_MASK   0xFEU
 
#define DST_B_1_MISC_I2C_PT_7_POS   1U
 
#define MISC_I2C_PT_8_ADDR   0x554U
 
#define MISC_I2C_PT_8_DEFAULT   0x00U
 
#define SRC_A_2_MISC_I2C_PT_8_ADDR   0x554U
 
#define SRC_A_2_MISC_I2C_PT_8_MASK   0xFEU
 
#define SRC_A_2_MISC_I2C_PT_8_POS   1U
 
#define MISC_I2C_PT_9_ADDR   0x555U
 
#define MISC_I2C_PT_9_DEFAULT   0x00U
 
#define DST_A_2_MISC_I2C_PT_9_ADDR   0x555U
 
#define DST_A_2_MISC_I2C_PT_9_MASK   0xFEU
 
#define DST_A_2_MISC_I2C_PT_9_POS   1U
 
#define MISC_I2C_PT_10_ADDR   0x556U
 
#define MISC_I2C_PT_10_DEFAULT   0x00U
 
#define SRC_B_2_MISC_I2C_PT_10_ADDR   0x556U
 
#define SRC_B_2_MISC_I2C_PT_10_MASK   0xFEU
 
#define SRC_B_2_MISC_I2C_PT_10_POS   1U
 
#define MISC_I2C_PT_11_ADDR   0x557U
 
#define MISC_I2C_PT_11_DEFAULT   0x00U
 
#define DST_B_2_MISC_I2C_PT_11_ADDR   0x557U
 
#define DST_B_2_MISC_I2C_PT_11_MASK   0xFEU
 
#define DST_B_2_MISC_I2C_PT_11_POS   1U
 
#define MISC_CNT4_ADDR   0x55CU
 
#define MISC_CNT4_DEFAULT   0x00U
 
#define VID_PXL_CRC_ERR0_MISC_CNT4_ADDR   0x55CU
 
#define VID_PXL_CRC_ERR0_MISC_CNT4_MASK   0xFFU
 
#define VID_PXL_CRC_ERR0_MISC_CNT4_POS   0U
 
#define MISC_CNT5_ADDR   0x55DU
 
#define MISC_CNT5_DEFAULT   0x00U
 
#define VID_PXL_CRC_ERR1_MISC_CNT5_ADDR   0x55DU
 
#define VID_PXL_CRC_ERR1_MISC_CNT5_MASK   0xFFU
 
#define VID_PXL_CRC_ERR1_MISC_CNT5_POS   0U
 
#define MISC_CNT6_ADDR   0x55EU
 
#define MISC_CNT6_DEFAULT   0x00U
 
#define VID_PXL_CRC_ERR2_MISC_CNT6_ADDR   0x55EU
 
#define VID_PXL_CRC_ERR2_MISC_CNT6_MASK   0xFFU
 
#define VID_PXL_CRC_ERR2_MISC_CNT6_POS   0U
 
#define MISC_CNT7_ADDR   0x55FU
 
#define MISC_CNT7_DEFAULT   0x00U
 
#define VID_PXL_CRC_ERR3_MISC_CNT7_ADDR   0x55FU
 
#define VID_PXL_CRC_ERR3_MISC_CNT7_MASK   0xFFU
 
#define VID_PXL_CRC_ERR3_MISC_CNT7_POS   0U
 
#define MISC_PORT_TUN_ONLY_ADDR   0x568U
 
#define MISC_PORT_TUN_ONLY_DEFAULT   0x06U
 
#define TUN_ONLY_CC_MISC_PORT_TUN_ONLY_ADDR   0x568U
 
#define TUN_ONLY_CC_MISC_PORT_TUN_ONLY_MASK   0x01U
 
#define TUN_ONLY_CC_MISC_PORT_TUN_ONLY_POS   0U
 
#define TUN_ONLY_1_MISC_PORT_TUN_ONLY_ADDR   0x568U
 
#define TUN_ONLY_1_MISC_PORT_TUN_ONLY_MASK   0x02U
 
#define TUN_ONLY_1_MISC_PORT_TUN_ONLY_POS   1U
 
#define TUN_ONLY_2_MISC_PORT_TUN_ONLY_ADDR   0x568U
 
#define TUN_ONLY_2_MISC_PORT_TUN_ONLY_MASK   0x04U
 
#define TUN_ONLY_2_MISC_PORT_TUN_ONLY_POS   2U
 
#define MISC_UNLOCK_KEY_ADDR   0x569U
 
#define MISC_UNLOCK_KEY_DEFAULT   0xAAU
 
#define UNLOCK_KEY_MISC_UNLOCK_KEY_ADDR   0x569U
 
#define UNLOCK_KEY_MISC_UNLOCK_KEY_MASK   0xFFU
 
#define UNLOCK_KEY_MISC_UNLOCK_KEY_POS   0U
 
#define MISC_PIO_SLEW_0_ADDR   0x570U
 
#define MISC_PIO_SLEW_0_DEFAULT   0xFEU
 
#define PIO00_SLEW_MISC_PIO_SLEW_0_ADDR   0x570U
 
#define PIO00_SLEW_MISC_PIO_SLEW_0_MASK   0x03U
 
#define PIO00_SLEW_MISC_PIO_SLEW_0_POS   0U
 
#define PIO01_SLEW_MISC_PIO_SLEW_0_ADDR   0x570U
 
#define PIO01_SLEW_MISC_PIO_SLEW_0_MASK   0x0CU
 
#define PIO01_SLEW_MISC_PIO_SLEW_0_POS   2U
 
#define PIO02_SLEW_MISC_PIO_SLEW_0_ADDR   0x570U
 
#define PIO02_SLEW_MISC_PIO_SLEW_0_MASK   0x30U
 
#define PIO02_SLEW_MISC_PIO_SLEW_0_POS   4U
 
#define PIO03_SLEW_MISC_PIO_SLEW_0_ADDR   0x570U
 
#define PIO03_SLEW_MISC_PIO_SLEW_0_MASK   0xC0U
 
#define PIO03_SLEW_MISC_PIO_SLEW_0_POS   6U
 
#define MISC_PIO_SLEW_1_ADDR   0x571U
 
#define MISC_PIO_SLEW_1_DEFAULT   0x83U
 
#define PIO04_SLEW_MISC_PIO_SLEW_1_ADDR   0x571U
 
#define PIO04_SLEW_MISC_PIO_SLEW_1_MASK   0x03U
 
#define PIO04_SLEW_MISC_PIO_SLEW_1_POS   0U
 
#define PIO07_SLEW_MISC_PIO_SLEW_1_ADDR   0x571U
 
#define PIO07_SLEW_MISC_PIO_SLEW_1_MASK   0xC0U
 
#define PIO07_SLEW_MISC_PIO_SLEW_1_POS   6U
 
#define MISC_PIO_SLEW_2_ADDR   0x572U
 
#define MISC_PIO_SLEW_2_DEFAULT   0x02U
 
#define PIO08_SLEW_MISC_PIO_SLEW_2_ADDR   0x572U
 
#define PIO08_SLEW_MISC_PIO_SLEW_2_MASK   0x03U
 
#define PIO08_SLEW_MISC_PIO_SLEW_2_POS   0U
 
#define MISC_HS_VS_ACT_Y_ADDR   0x575U
 
#define MISC_HS_VS_ACT_Y_DEFAULT   0x00U
 
#define HS_POL_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U
 
#define HS_POL_Y_MISC_HS_VS_ACT_Y_MASK   0x01U
 
#define HS_POL_Y_MISC_HS_VS_ACT_Y_POS   0U
 
#define VS_POL_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U
 
#define VS_POL_Y_MISC_HS_VS_ACT_Y_MASK   0x02U
 
#define VS_POL_Y_MISC_HS_VS_ACT_Y_POS   1U
 
#define HS_DET_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U
 
#define HS_DET_Y_MISC_HS_VS_ACT_Y_MASK   0x10U
 
#define HS_DET_Y_MISC_HS_VS_ACT_Y_POS   4U
 
#define VS_DET_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U
 
#define VS_DET_Y_MISC_HS_VS_ACT_Y_MASK   0x20U
 
#define VS_DET_Y_MISC_HS_VS_ACT_Y_POS   5U
 
#define DE_DET_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U
 
#define DE_DET_Y_MISC_HS_VS_ACT_Y_MASK   0x40U
 
#define DE_DET_Y_MISC_HS_VS_ACT_Y_POS   6U
 
#define MISC_HS_VS_ACT_Z_ADDR   0x576U
 
#define MISC_HS_VS_ACT_Z_DEFAULT   0x00U
 
#define HS_POL_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U
 
#define HS_POL_Z_MISC_HS_VS_ACT_Z_MASK   0x01U
 
#define HS_POL_Z_MISC_HS_VS_ACT_Z_POS   0U
 
#define VS_POL_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U
 
#define VS_POL_Z_MISC_HS_VS_ACT_Z_MASK   0x02U
 
#define VS_POL_Z_MISC_HS_VS_ACT_Z_POS   1U
 
#define HS_DET_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U
 
#define HS_DET_Z_MISC_HS_VS_ACT_Z_MASK   0x10U
 
#define HS_DET_Z_MISC_HS_VS_ACT_Z_POS   4U
 
#define VS_DET_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U
 
#define VS_DET_Z_MISC_HS_VS_ACT_Z_MASK   0x20U
 
#define VS_DET_Z_MISC_HS_VS_ACT_Z_POS   5U
 
#define DE_DET_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U
 
#define DE_DET_Z_MISC_HS_VS_ACT_Z_MASK   0x40U
 
#define DE_DET_Z_MISC_HS_VS_ACT_Z_POS   6U
 
#define MISC_DP_ORSTB_CTL_ADDR   0x577U
 
#define MISC_DP_ORSTB_CTL_DEFAULT   0x60U
 
#define DP_RST_VP_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U
 
#define DP_RST_VP_CHKB_MISC_DP_ORSTB_CTL_MASK   0x04U
 
#define DP_RST_VP_CHKB_MISC_DP_ORSTB_CTL_POS   2U
 
#define DP_RST_MIPI_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U
 
#define DP_RST_MIPI_CHKB_MISC_DP_ORSTB_CTL_MASK   0x08U
 
#define DP_RST_MIPI_CHKB_MISC_DP_ORSTB_CTL_POS   3U
 
#define DP_RST_MIPI2_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U
 
#define DP_RST_MIPI2_CHKB_MISC_DP_ORSTB_CTL_MASK   0x10U
 
#define DP_RST_MIPI2_CHKB_MISC_DP_ORSTB_CTL_POS   4U
 
#define DP_RST_STABLE_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U
 
#define DP_RST_STABLE_CHKB_MISC_DP_ORSTB_CTL_MASK   0x20U
 
#define DP_RST_STABLE_CHKB_MISC_DP_ORSTB_CTL_POS   5U
 
#define DP_RST_MIPI3_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U
 
#define DP_RST_MIPI3_CHKB_MISC_DP_ORSTB_CTL_MASK   0x40U
 
#define DP_RST_MIPI3_CHKB_MISC_DP_ORSTB_CTL_POS   6U
 
#define MISC_PM_OV_STAT2_ADDR   0x578U
 
#define MISC_PM_OV_STAT2_DEFAULT   0x15U
 
#define VREG_OV_LEVEL_MISC_PM_OV_STAT2_ADDR   0x578U
 
#define VREG_OV_LEVEL_MISC_PM_OV_STAT2_MASK   0x03U
 
#define VREG_OV_LEVEL_MISC_PM_OV_STAT2_POS   0U
 
#define VTERM_OV_LEVEL_MISC_PM_OV_STAT2_ADDR   0x578U
 
#define VTERM_OV_LEVEL_MISC_PM_OV_STAT2_MASK   0x30U
 
#define VTERM_OV_LEVEL_MISC_PM_OV_STAT2_POS   4U
 
#define VREG_OV_OEN_MISC_PM_OV_STAT2_ADDR   0x578U
 
#define VREG_OV_OEN_MISC_PM_OV_STAT2_MASK   0x40U
 
#define VREG_OV_OEN_MISC_PM_OV_STAT2_POS   6U
 
#define VTERM_OV_OEN_MISC_PM_OV_STAT2_ADDR   0x578U
 
#define VTERM_OV_OEN_MISC_PM_OV_STAT2_MASK   0x80U
 
#define VTERM_OV_OEN_MISC_PM_OV_STAT2_POS   7U
 
#define MISC_PM_OV_STAT3_ADDR   0x579U
 
#define MISC_PM_OV_STAT3_DEFAULT   0x00U
 
#define VREG_OV_FLAG_MISC_PM_OV_STAT3_ADDR   0x579U
 
#define VREG_OV_FLAG_MISC_PM_OV_STAT3_MASK   0x40U
 
#define VREG_OV_FLAG_MISC_PM_OV_STAT3_POS   6U
 
#define VTERM_OV_FLAG_MISC_PM_OV_STAT3_ADDR   0x579U
 
#define VTERM_OV_FLAG_MISC_PM_OV_STAT3_MASK   0x80U
 
#define VTERM_OV_FLAG_MISC_PM_OV_STAT3_POS   7U
 
#define CC_EXT_UART_0_ADDR   0x808U
 
#define CC_EXT_UART_0_DEFAULT   0x02U
 
#define BYPASS_EN_1_CC_EXT_UART_0_ADDR   0x808U
 
#define BYPASS_EN_1_CC_EXT_UART_0_MASK   0x01U
 
#define BYPASS_EN_1_CC_EXT_UART_0_POS   0U
 
#define BYPASS_TO_1_CC_EXT_UART_0_ADDR   0x808U
 
#define BYPASS_TO_1_CC_EXT_UART_0_MASK   0x06U
 
#define BYPASS_TO_1_CC_EXT_UART_0_POS   1U
 
#define LOC_MS_EN_1_CC_EXT_UART_0_ADDR   0x808U
 
#define LOC_MS_EN_1_CC_EXT_UART_0_MASK   0x10U
 
#define LOC_MS_EN_1_CC_EXT_UART_0_POS   4U
 
#define REM_MS_EN_1_CC_EXT_UART_0_ADDR   0x808U
 
#define REM_MS_EN_1_CC_EXT_UART_0_MASK   0x20U
 
#define REM_MS_EN_1_CC_EXT_UART_0_POS   5U
 
#define CC_EXT_UART_1_ADDR   0x809U
 
#define CC_EXT_UART_1_DEFAULT   0x02U
 
#define BYPASS_EN_2_CC_EXT_UART_1_ADDR   0x809U
 
#define BYPASS_EN_2_CC_EXT_UART_1_MASK   0x01U
 
#define BYPASS_EN_2_CC_EXT_UART_1_POS   0U
 
#define BYPASS_TO_2_CC_EXT_UART_1_ADDR   0x809U
 
#define BYPASS_TO_2_CC_EXT_UART_1_MASK   0x06U
 
#define BYPASS_TO_2_CC_EXT_UART_1_POS   1U
 
#define LOC_MS_EN_2_CC_EXT_UART_1_ADDR   0x809U
 
#define LOC_MS_EN_2_CC_EXT_UART_1_MASK   0x10U
 
#define LOC_MS_EN_2_CC_EXT_UART_1_POS   4U
 
#define REM_MS_EN_2_CC_EXT_UART_1_ADDR   0x809U
 
#define REM_MS_EN_2_CC_EXT_UART_1_MASK   0x20U
 
#define REM_MS_EN_2_CC_EXT_UART_1_POS   5U
 
#define CC_EXT_I2C_PT_0_ADDR   0x80EU
 
#define CC_EXT_I2C_PT_0_DEFAULT   0x06U
 
#define I2C_INTREG_SLV_TO_CC_EXT_I2C_PT_0_ADDR   0x80EU
 
#define I2C_INTREG_SLV_TO_CC_EXT_I2C_PT_0_MASK   0x07U
 
#define I2C_INTREG_SLV_TO_CC_EXT_I2C_PT_0_POS   0U
 
#define I2C_REGSLV_0_TIMED_OUT_CC_EXT_I2C_PT_0_ADDR   0x80EU
 
#define I2C_REGSLV_0_TIMED_OUT_CC_EXT_I2C_PT_0_MASK   0x40U
 
#define I2C_REGSLV_0_TIMED_OUT_CC_EXT_I2C_PT_0_POS   6U
 
#define CC_EXT_I2C_PT_1_ADDR   0x80FU
 
#define CC_EXT_I2C_PT_1_DEFAULT   0x36U
 
#define I2C_INTREG_SLV_1_TO_CC_EXT_I2C_PT_1_ADDR   0x80FU
 
#define I2C_INTREG_SLV_1_TO_CC_EXT_I2C_PT_1_MASK   0x07U
 
#define I2C_INTREG_SLV_1_TO_CC_EXT_I2C_PT_1_POS   0U
 
#define I2C_INTREG_SLV_2_TO_CC_EXT_I2C_PT_1_ADDR   0x80FU
 
#define I2C_INTREG_SLV_2_TO_CC_EXT_I2C_PT_1_MASK   0x38U
 
#define I2C_INTREG_SLV_2_TO_CC_EXT_I2C_PT_1_POS   3U
 
#define I2C_REGSLV_1_TIMED_OUT_CC_EXT_I2C_PT_1_ADDR   0x80FU
 
#define I2C_REGSLV_1_TIMED_OUT_CC_EXT_I2C_PT_1_MASK   0x40U
 
#define I2C_REGSLV_1_TIMED_OUT_CC_EXT_I2C_PT_1_POS   6U
 
#define I2C_REGSLV_2_TIMED_OUT_CC_EXT_I2C_PT_1_ADDR   0x80FU
 
#define I2C_REGSLV_2_TIMED_OUT_CC_EXT_I2C_PT_1_MASK   0x80U
 
#define I2C_REGSLV_2_TIMED_OUT_CC_EXT_I2C_PT_1_POS   7U
 
#define GMSL1_COMMON_GMSL1_EN_ADDR   0xF00U
 
#define GMSL1_COMMON_GMSL1_EN_DEFAULT   0x03U
 
#define LINK_EN_A_GMSL1_COMMON_GMSL1_EN_ADDR   0xF00U
 
#define LINK_EN_A_GMSL1_COMMON_GMSL1_EN_MASK   0x01U
 
#define LINK_EN_A_GMSL1_COMMON_GMSL1_EN_POS   0U
 
#define LINK_EN_B_GMSL1_COMMON_GMSL1_EN_ADDR   0xF00U
 
#define LINK_EN_B_GMSL1_COMMON_GMSL1_EN_MASK   0x02U
 
#define LINK_EN_B_GMSL1_COMMON_GMSL1_EN_POS   1U
 
#define SPI_CC_WR_SPI_CC_WR__ADDR   0x1300U
 
#define SPI_CC_WR_SPI_CC_WR__DEFAULT   0x00U
 
#define SPI_CC_RD_SPI_CC_RD__ADDR   0x1380U
 
#define SPI_CC_RD_SPI_CC_RD__DEFAULT   0x00U
 
#define RLMS_A_RLMS3_ADDR   0x1403U
 
#define RLMS_A_RLMS3_DEFAULT   0x0AU
 
#define ADAPTEN_RLMS_A_RLMS3_ADDR   0x1403U
 
#define ADAPTEN_RLMS_A_RLMS3_MASK   0x80U
 
#define ADAPTEN_RLMS_A_RLMS3_POS   7U
 
#define RLMS_A_RLMS4_ADDR   0x1404U
 
#define RLMS_A_RLMS4_DEFAULT   0x4BU
 
#define EOM_EN_RLMS_A_RLMS4_ADDR   0x1404U
 
#define EOM_EN_RLMS_A_RLMS4_MASK   0x01U
 
#define EOM_EN_RLMS_A_RLMS4_POS   0U
 
#define EOM_PER_MODE_RLMS_A_RLMS4_ADDR   0x1404U
 
#define EOM_PER_MODE_RLMS_A_RLMS4_MASK   0x02U
 
#define EOM_PER_MODE_RLMS_A_RLMS4_POS   1U
 
#define EOM_CHK_THR_RLMS_A_RLMS4_ADDR   0x1404U
 
#define EOM_CHK_THR_RLMS_A_RLMS4_MASK   0x0CU
 
#define EOM_CHK_THR_RLMS_A_RLMS4_POS   2U
 
#define EOM_CHK_AMOUNT_RLMS_A_RLMS4_ADDR   0x1404U
 
#define EOM_CHK_AMOUNT_RLMS_A_RLMS4_MASK   0xF0U
 
#define EOM_CHK_AMOUNT_RLMS_A_RLMS4_POS   4U
 
#define RLMS_A_RLMS5_ADDR   0x1405U
 
#define RLMS_A_RLMS5_DEFAULT   0x10U
 
#define EOM_MIN_THR_RLMS_A_RLMS5_ADDR   0x1405U
 
#define EOM_MIN_THR_RLMS_A_RLMS5_MASK   0x7FU
 
#define EOM_MIN_THR_RLMS_A_RLMS5_POS   0U
 
#define EOM_MAN_TRG_REQ_RLMS_A_RLMS5_ADDR   0x1405U
 
#define EOM_MAN_TRG_REQ_RLMS_A_RLMS5_MASK   0x80U
 
#define EOM_MAN_TRG_REQ_RLMS_A_RLMS5_POS   7U
 
#define RLMS_A_RLMS6_ADDR   0x1406U
 
#define RLMS_A_RLMS6_DEFAULT   0x80U
 
#define EOM_RST_THR_RLMS_A_RLMS6_ADDR   0x1406U
 
#define EOM_RST_THR_RLMS_A_RLMS6_MASK   0x7FU
 
#define EOM_RST_THR_RLMS_A_RLMS6_POS   0U
 
#define EOM_PV_MODE_RLMS_A_RLMS6_ADDR   0x1406U
 
#define EOM_PV_MODE_RLMS_A_RLMS6_MASK   0x80U
 
#define EOM_PV_MODE_RLMS_A_RLMS6_POS   7U
 
#define RLMS_A_RLMS7_ADDR   0x1407U
 
#define RLMS_A_RLMS7_DEFAULT   0x00U
 
#define EOM_RLMS_A_RLMS7_ADDR   0x1407U
 
#define EOM_RLMS_A_RLMS7_MASK   0x7FU
 
#define EOM_RLMS_A_RLMS7_POS   0U
 
#define EOM_DONE_RLMS_A_RLMS7_ADDR   0x1407U
 
#define EOM_DONE_RLMS_A_RLMS7_MASK   0x80U
 
#define EOM_DONE_RLMS_A_RLMS7_POS   7U
 
#define RLMS_A_RLMSA_ADDR   0x140AU
 
#define RLMS_A_RLMSA_DEFAULT   0x08U
 
#define DFEADPDLY_RLMS_A_RLMSA_ADDR   0x140AU
 
#define DFEADPDLY_RLMS_A_RLMSA_MASK   0x0FU
 
#define DFEADPDLY_RLMS_A_RLMSA_POS   0U
 
#define RLMS_A_RLMSB_ADDR   0x140BU
 
#define RLMS_A_RLMSB_DEFAULT   0x44U
 
#define AGCACQDLY_RLMS_A_RLMSB_ADDR   0x140BU
 
#define AGCACQDLY_RLMS_A_RLMSB_MASK   0xF0U
 
#define AGCACQDLY_RLMS_A_RLMSB_POS   4U
 
#define RLMS_A_RLMS18_ADDR   0x1418U
 
#define RLMS_A_RLMS18_DEFAULT   0x0FU
 
#define VGAHIGAIN_RLMS_A_RLMS18_ADDR   0x1418U
 
#define VGAHIGAIN_RLMS_A_RLMS18_MASK   0x04U
 
#define VGAHIGAIN_RLMS_A_RLMS18_POS   2U
 
#define RLMS_A_RLMS1F_ADDR   0x141FU
 
#define RLMS_A_RLMS1F_DEFAULT   0xA7U
 
#define AGCINITG2_RLMS_A_RLMS1F_ADDR   0x141FU
 
#define AGCINITG2_RLMS_A_RLMS1F_MASK   0xFFU
 
#define AGCINITG2_RLMS_A_RLMS1F_POS   0U
 
#define RLMS_A_RLMS21_ADDR   0x1421U
 
#define RLMS_A_RLMS21_DEFAULT   0x04U
 
#define BSTMUH_RLMS_A_RLMS21_ADDR   0x1421U
 
#define BSTMUH_RLMS_A_RLMS21_MASK   0x3FU
 
#define BSTMUH_RLMS_A_RLMS21_POS   0U
 
#define RLMS_A_RLMS23_ADDR   0x1423U
 
#define RLMS_A_RLMS23_DEFAULT   0x45U
 
#define BSTINIT_RLMS_A_RLMS23_ADDR   0x1423U
 
#define BSTINIT_RLMS_A_RLMS23_MASK   0x3FU
 
#define BSTINIT_RLMS_A_RLMS23_POS   0U
 
#define RLMS_A_RLMS31_ADDR   0x1431U
 
#define RLMS_A_RLMS31_DEFAULT   0x18U
 
#define OSNMUH_RLMS_A_RLMS31_ADDR   0x1431U
 
#define OSNMUH_RLMS_A_RLMS31_MASK   0x3FU
 
#define OSNMUH_RLMS_A_RLMS31_POS   0U
 
#define RLMS_A_RLMS3E_ADDR   0x143EU
 
#define RLMS_A_RLMS3E_DEFAULT   0x94U
 
#define ERRCHPHSECFR6G_RLMS_A_RLMS3E_ADDR   0x143EU
 
#define ERRCHPHSECFR6G_RLMS_A_RLMS3E_MASK   0x7FU
 
#define ERRCHPHSECFR6G_RLMS_A_RLMS3E_POS   0U
 
#define ERRCHPHSECTAFR6G_RLMS_A_RLMS3E_ADDR   0x143EU
 
#define ERRCHPHSECTAFR6G_RLMS_A_RLMS3E_MASK   0x80U
 
#define ERRCHPHSECTAFR6G_RLMS_A_RLMS3E_POS   7U
 
#define RLMS_A_RLMS3F_ADDR   0x143FU
 
#define RLMS_A_RLMS3F_DEFAULT   0x54U
 
#define ERRCHPHPRIFR6G_RLMS_A_RLMS3F_ADDR   0x143FU
 
#define ERRCHPHPRIFR6G_RLMS_A_RLMS3F_MASK   0x7FU
 
#define ERRCHPHPRIFR6G_RLMS_A_RLMS3F_POS   0U
 
#define ERRCHPHPRITAFR6G_RLMS_A_RLMS3F_ADDR   0x143FU
 
#define ERRCHPHPRITAFR6G_RLMS_A_RLMS3F_MASK   0x80U
 
#define ERRCHPHPRITAFR6G_RLMS_A_RLMS3F_POS   7U
 
#define RLMS_A_RLMS45_ADDR   0x1445U
 
#define RLMS_A_RLMS45_DEFAULT   0xC8U
 
#define CRUSSCSELSREN_RLMS_A_RLMS45_ADDR   0x1445U
 
#define CRUSSCSELSREN_RLMS_A_RLMS45_MASK   0x40U
 
#define CRUSSCSELSREN_RLMS_A_RLMS45_POS   6U
 
#define CRULPCTRLSREN_RLMS_A_RLMS45_ADDR   0x1445U
 
#define CRULPCTRLSREN_RLMS_A_RLMS45_MASK   0x80U
 
#define CRULPCTRLSREN_RLMS_A_RLMS45_POS   7U
 
#define RLMS_A_RLMS46_ADDR   0x1446U
 
#define RLMS_A_RLMS46_DEFAULT   0xB3U
 
#define CRULPCTRL_RLMS_A_RLMS46_ADDR   0x1446U
 
#define CRULPCTRL_RLMS_A_RLMS46_MASK   0x07U
 
#define CRULPCTRL_RLMS_A_RLMS46_POS   0U
 
#define RLMS_A_RLMS47_ADDR   0x1447U
 
#define RLMS_A_RLMS47_DEFAULT   0x03U
 
#define CRUSSCSEL_RLMS_A_RLMS47_ADDR   0x1447U
 
#define CRUSSCSEL_RLMS_A_RLMS47_MASK   0x06U
 
#define CRUSSCSEL_RLMS_A_RLMS47_POS   1U
 
#define RLMS_A_RLMS49_ADDR   0x1449U
 
#define RLMS_A_RLMS49_DEFAULT   0xF5U
 
#define ERRCHPWRUP_RLMS_A_RLMS49_ADDR   0x1449U
 
#define ERRCHPWRUP_RLMS_A_RLMS49_MASK   0x04U
 
#define ERRCHPWRUP_RLMS_A_RLMS49_POS   2U
 
#define RLMS_A_RLMS64_ADDR   0x1464U
 
#define RLMS_A_RLMS64_DEFAULT   0x90U
 
#define TXSSCMODE_RLMS_A_RLMS64_ADDR   0x1464U
 
#define TXSSCMODE_RLMS_A_RLMS64_MASK   0x03U
 
#define TXSSCMODE_RLMS_A_RLMS64_POS   0U
 
#define RLMS_A_RLMS70_ADDR   0x1470U
 
#define RLMS_A_RLMS70_DEFAULT   0x01U
 
#define TXSSCFRQCTRL_RLMS_A_RLMS70_ADDR   0x1470U
 
#define TXSSCFRQCTRL_RLMS_A_RLMS70_MASK   0x7FU
 
#define TXSSCFRQCTRL_RLMS_A_RLMS70_POS   0U
 
#define RLMS_A_RLMS71_ADDR   0x1471U
 
#define RLMS_A_RLMS71_DEFAULT   0x02U
 
#define TXSSCEN_RLMS_A_RLMS71_ADDR   0x1471U
 
#define TXSSCEN_RLMS_A_RLMS71_MASK   0x01U
 
#define TXSSCEN_RLMS_A_RLMS71_POS   0U
 
#define TXSSCCENSPRST_RLMS_A_RLMS71_ADDR   0x1471U
 
#define TXSSCCENSPRST_RLMS_A_RLMS71_MASK   0x7EU
 
#define TXSSCCENSPRST_RLMS_A_RLMS71_POS   1U
 
#define RLMS_A_RLMS72_ADDR   0x1472U
 
#define RLMS_A_RLMS72_DEFAULT   0xCFU
 
#define TXSSCPRESCLL_RLMS_A_RLMS72_ADDR   0x1472U
 
#define TXSSCPRESCLL_RLMS_A_RLMS72_MASK   0xFFU
 
#define TXSSCPRESCLL_RLMS_A_RLMS72_POS   0U
 
#define RLMS_A_RLMS73_ADDR   0x1473U
 
#define RLMS_A_RLMS73_DEFAULT   0x00U
 
#define TXSSCPRESCLH_RLMS_A_RLMS73_ADDR   0x1473U
 
#define TXSSCPRESCLH_RLMS_A_RLMS73_MASK   0x07U
 
#define TXSSCPRESCLH_RLMS_A_RLMS73_POS   0U
 
#define RLMS_A_RLMS74_ADDR   0x1474U
 
#define RLMS_A_RLMS74_DEFAULT   0x00U
 
#define TXSSCPHL_RLMS_A_RLMS74_ADDR   0x1474U
 
#define TXSSCPHL_RLMS_A_RLMS74_MASK   0xFFU
 
#define TXSSCPHL_RLMS_A_RLMS74_POS   0U
 
#define RLMS_A_RLMS75_ADDR   0x1475U
 
#define RLMS_A_RLMS75_DEFAULT   0x00U
 
#define TXSSCPHH_RLMS_A_RLMS75_ADDR   0x1475U
 
#define TXSSCPHH_RLMS_A_RLMS75_MASK   0x7FU
 
#define TXSSCPHH_RLMS_A_RLMS75_POS   0U
 
#define RLMS_A_RLMS8C_ADDR   0x148CU
 
#define RLMS_A_RLMS8C_DEFAULT   0x00U
 
#define CAP_PRE_OUT_RLMS_RLMS_A_RLMS8C_ADDR   0x148CU
 
#define CAP_PRE_OUT_RLMS_RLMS_A_RLMS8C_MASK   0x7FU
 
#define CAP_PRE_OUT_RLMS_RLMS_A_RLMS8C_POS   0U
 
#define RLMS_A_RLMS95_ADDR   0x1495U
 
#define RLMS_A_RLMS95_DEFAULT   0x69U
 
#define TXAMPLMAN_RLMS_A_RLMS95_ADDR   0x1495U
 
#define TXAMPLMAN_RLMS_A_RLMS95_MASK   0x3FU
 
#define TXAMPLMAN_RLMS_A_RLMS95_POS   0U
 
#define TXAMPLMANEN_RLMS_A_RLMS95_ADDR   0x1495U
 
#define TXAMPLMANEN_RLMS_A_RLMS95_MASK   0x80U
 
#define TXAMPLMANEN_RLMS_A_RLMS95_POS   7U
 
#define RLMS_A_RLMS98_ADDR   0x1498U
 
#define RLMS_A_RLMS98_DEFAULT   0x40U
 
#define CAL_CAP_PRE_OUT_EN_RLMS_A_RLMS98_ADDR   0x1498U
 
#define CAL_CAP_PRE_OUT_EN_RLMS_A_RLMS98_MASK   0x80U
 
#define CAL_CAP_PRE_OUT_EN_RLMS_A_RLMS98_POS   7U
 
#define RLMS_A_RLMSA4_ADDR   0x14A4U
 
#define RLMS_A_RLMSA4_DEFAULT   0xBDU
 
#define AEQ_PER_RLMS_A_RLMSA4_ADDR   0x14A4U
 
#define AEQ_PER_RLMS_A_RLMSA4_MASK   0x3FU
 
#define AEQ_PER_RLMS_A_RLMSA4_POS   0U
 
#define AEQ_PER_MULT_RLMS_A_RLMSA4_ADDR   0x14A4U
 
#define AEQ_PER_MULT_RLMS_A_RLMSA4_MASK   0xC0U
 
#define AEQ_PER_MULT_RLMS_A_RLMSA4_POS   6U
 
#define RLMS_A_RLMSA5_ADDR   0x14A5U
 
#define RLMS_A_RLMSA5_DEFAULT   0x50U
 
#define PHYC_WBLOCK_DLY_RLMS_A_RLMSA5_ADDR   0x14A5U
 
#define PHYC_WBLOCK_DLY_RLMS_A_RLMSA5_MASK   0x30U
 
#define PHYC_WBLOCK_DLY_RLMS_A_RLMSA5_POS   4U
 
#define RLMS_A_RLMSA7_ADDR   0x14A7U
 
#define RLMS_A_RLMSA7_DEFAULT   0x01U
 
#define MAN_CTRL_EN_RLMS_A_RLMSA7_ADDR   0x14A7U
 
#define MAN_CTRL_EN_RLMS_A_RLMSA7_MASK   0x80U
 
#define MAN_CTRL_EN_RLMS_A_RLMSA7_POS   7U
 
#define RLMS_A_RLMSA8_ADDR   0x14A8U
 
#define RLMS_A_RLMSA8_DEFAULT   0x00U
 
#define FW_PHY_RSTB_RLMS_A_RLMSA8_ADDR   0x14A8U
 
#define FW_PHY_RSTB_RLMS_A_RLMSA8_MASK   0x20U
 
#define FW_PHY_RSTB_RLMS_A_RLMSA8_POS   5U
 
#define FW_PHY_PU_TX_RLMS_A_RLMSA8_ADDR   0x14A8U
 
#define FW_PHY_PU_TX_RLMS_A_RLMSA8_MASK   0x40U
 
#define FW_PHY_PU_TX_RLMS_A_RLMSA8_POS   6U
 
#define FW_PHY_CTRL_RLMS_A_RLMSA8_ADDR   0x14A8U
 
#define FW_PHY_CTRL_RLMS_A_RLMSA8_MASK   0x80U
 
#define FW_PHY_CTRL_RLMS_A_RLMSA8_POS   7U
 
#define RLMS_A_RLMSA9_ADDR   0x14A9U
 
#define RLMS_A_RLMSA9_DEFAULT   0x00U
 
#define FW_RXD_EN_RLMS_A_RLMSA9_ADDR   0x14A9U
 
#define FW_RXD_EN_RLMS_A_RLMSA9_MASK   0x08U
 
#define FW_RXD_EN_RLMS_A_RLMSA9_POS   3U
 
#define FW_TXD_EN_RLMS_A_RLMSA9_ADDR   0x14A9U
 
#define FW_TXD_EN_RLMS_A_RLMSA9_MASK   0x10U
 
#define FW_TXD_EN_RLMS_A_RLMSA9_POS   4U
 
#define FW_TXD_SQUELCH_RLMS_A_RLMSA9_ADDR   0x14A9U
 
#define FW_TXD_SQUELCH_RLMS_A_RLMSA9_MASK   0x20U
 
#define FW_TXD_SQUELCH_RLMS_A_RLMSA9_POS   5U
 
#define FW_REPCAL_RSTB_RLMS_A_RLMSA9_ADDR   0x14A9U
 
#define FW_REPCAL_RSTB_RLMS_A_RLMSA9_MASK   0x80U
 
#define FW_REPCAL_RSTB_RLMS_A_RLMSA9_POS   7U
 
#define RLMS_A_RLMSAC_ADDR   0x14ACU
 
#define RLMS_A_RLMSAC_DEFAULT   0xA0U
 
#define ERRCHPHSECFR3G_RLMS_A_RLMSAC_ADDR   0x14ACU
 
#define ERRCHPHSECFR3G_RLMS_A_RLMSAC_MASK   0x7FU
 
#define ERRCHPHSECFR3G_RLMS_A_RLMSAC_POS   0U
 
#define RLMS_A_RLMSAD_ADDR   0x14ADU
 
#define RLMS_A_RLMSAD_DEFAULT   0x60U
 
#define ERRCHPHPRIFR3G_RLMS_A_RLMSAD_ADDR   0x14ADU
 
#define ERRCHPHPRIFR3G_RLMS_A_RLMSAD_MASK   0x7FU
 
#define ERRCHPHPRIFR3G_RLMS_A_RLMSAD_POS   0U
 
#define RLMS_B_RLMS3_ADDR   0x1503U
 
#define RLMS_B_RLMS3_DEFAULT   0x0AU
 
#define ADAPTEN_RLMS_B_RLMS3_ADDR   0x1503U
 
#define ADAPTEN_RLMS_B_RLMS3_MASK   0x80U
 
#define ADAPTEN_RLMS_B_RLMS3_POS   7U
 
#define RLMS_B_RLMS4_ADDR   0x1504U
 
#define RLMS_B_RLMS4_DEFAULT   0x4BU
 
#define EOM_EN_RLMS_B_RLMS4_ADDR   0x1504U
 
#define EOM_EN_RLMS_B_RLMS4_MASK   0x01U
 
#define EOM_EN_RLMS_B_RLMS4_POS   0U
 
#define EOM_PER_MODE_RLMS_B_RLMS4_ADDR   0x1504U
 
#define EOM_PER_MODE_RLMS_B_RLMS4_MASK   0x02U
 
#define EOM_PER_MODE_RLMS_B_RLMS4_POS   1U
 
#define EOM_CHK_THR_RLMS_B_RLMS4_ADDR   0x1504U
 
#define EOM_CHK_THR_RLMS_B_RLMS4_MASK   0x0CU
 
#define EOM_CHK_THR_RLMS_B_RLMS4_POS   2U
 
#define EOM_CHK_AMOUNT_RLMS_B_RLMS4_ADDR   0x1504U
 
#define EOM_CHK_AMOUNT_RLMS_B_RLMS4_MASK   0xF0U
 
#define EOM_CHK_AMOUNT_RLMS_B_RLMS4_POS   4U
 
#define RLMS_B_RLMS5_ADDR   0x1505U
 
#define RLMS_B_RLMS5_DEFAULT   0x10U
 
#define EOM_MIN_THR_RLMS_B_RLMS5_ADDR   0x1505U
 
#define EOM_MIN_THR_RLMS_B_RLMS5_MASK   0x7FU
 
#define EOM_MIN_THR_RLMS_B_RLMS5_POS   0U
 
#define EOM_MAN_TRG_REQ_RLMS_B_RLMS5_ADDR   0x1505U
 
#define EOM_MAN_TRG_REQ_RLMS_B_RLMS5_MASK   0x80U
 
#define EOM_MAN_TRG_REQ_RLMS_B_RLMS5_POS   7U
 
#define RLMS_B_RLMS6_ADDR   0x1506U
 
#define RLMS_B_RLMS6_DEFAULT   0x80U
 
#define EOM_RST_THR_RLMS_B_RLMS6_ADDR   0x1506U
 
#define EOM_RST_THR_RLMS_B_RLMS6_MASK   0x7FU
 
#define EOM_RST_THR_RLMS_B_RLMS6_POS   0U
 
#define EOM_PV_MODE_RLMS_B_RLMS6_ADDR   0x1506U
 
#define EOM_PV_MODE_RLMS_B_RLMS6_MASK   0x80U
 
#define EOM_PV_MODE_RLMS_B_RLMS6_POS   7U
 
#define RLMS_B_RLMS7_ADDR   0x1507U
 
#define RLMS_B_RLMS7_DEFAULT   0x00U
 
#define EOM_RLMS_B_RLMS7_ADDR   0x1507U
 
#define EOM_RLMS_B_RLMS7_MASK   0x7FU
 
#define EOM_RLMS_B_RLMS7_POS   0U
 
#define EOM_DONE_RLMS_B_RLMS7_ADDR   0x1507U
 
#define EOM_DONE_RLMS_B_RLMS7_MASK   0x80U
 
#define EOM_DONE_RLMS_B_RLMS7_POS   7U
 
#define RLMS_B_RLMSA_ADDR   0x150AU
 
#define RLMS_B_RLMSA_DEFAULT   0x08U
 
#define DFEADPDLY_RLMS_B_RLMSA_ADDR   0x150AU
 
#define DFEADPDLY_RLMS_B_RLMSA_MASK   0x0FU
 
#define DFEADPDLY_RLMS_B_RLMSA_POS   0U
 
#define RLMS_B_RLMSB_ADDR   0x150BU
 
#define RLMS_B_RLMSB_DEFAULT   0x44U
 
#define AGCACQDLY_RLMS_B_RLMSB_ADDR   0x150BU
 
#define AGCACQDLY_RLMS_B_RLMSB_MASK   0xF0U
 
#define AGCACQDLY_RLMS_B_RLMSB_POS   4U
 
#define RLMS_B_RLMS18_ADDR   0x1518U
 
#define RLMS_B_RLMS18_DEFAULT   0x0FU
 
#define VGAHIGAIN_RLMS_B_RLMS18_ADDR   0x1518U
 
#define VGAHIGAIN_RLMS_B_RLMS18_MASK   0x04U
 
#define VGAHIGAIN_RLMS_B_RLMS18_POS   2U
 
#define RLMS_B_RLMS1F_ADDR   0x151FU
 
#define RLMS_B_RLMS1F_DEFAULT   0xA7U
 
#define AGCINITG2_RLMS_B_RLMS1F_ADDR   0x151FU
 
#define AGCINITG2_RLMS_B_RLMS1F_MASK   0xFFU
 
#define AGCINITG2_RLMS_B_RLMS1F_POS   0U
 
#define RLMS_B_RLMS21_ADDR   0x1521U
 
#define RLMS_B_RLMS21_DEFAULT   0x04U
 
#define BSTMUH_RLMS_B_RLMS21_ADDR   0x1521U
 
#define BSTMUH_RLMS_B_RLMS21_MASK   0x3FU
 
#define BSTMUH_RLMS_B_RLMS21_POS   0U
 
#define RLMS_B_RLMS23_ADDR   0x1523U
 
#define RLMS_B_RLMS23_DEFAULT   0x45U
 
#define BSTINIT_RLMS_B_RLMS23_ADDR   0x1523U
 
#define BSTINIT_RLMS_B_RLMS23_MASK   0x3FU
 
#define BSTINIT_RLMS_B_RLMS23_POS   0U
 
#define RLMS_B_RLMS31_ADDR   0x1531U
 
#define RLMS_B_RLMS31_DEFAULT   0x18U
 
#define OSNMUH_RLMS_B_RLMS31_ADDR   0x1531U
 
#define OSNMUH_RLMS_B_RLMS31_MASK   0x3FU
 
#define OSNMUH_RLMS_B_RLMS31_POS   0U
 
#define RLMS_B_RLMS3E_ADDR   0x153EU
 
#define RLMS_B_RLMS3E_DEFAULT   0x94U
 
#define ERRCHPHSECFR6G_RLMS_B_RLMS3E_ADDR   0x153EU
 
#define ERRCHPHSECFR6G_RLMS_B_RLMS3E_MASK   0x7FU
 
#define ERRCHPHSECFR6G_RLMS_B_RLMS3E_POS   0U
 
#define ERRCHPHSECTAFR6G_RLMS_B_RLMS3E_ADDR   0x153EU
 
#define ERRCHPHSECTAFR6G_RLMS_B_RLMS3E_MASK   0x80U
 
#define ERRCHPHSECTAFR6G_RLMS_B_RLMS3E_POS   7U
 
#define RLMS_B_RLMS3F_ADDR   0x153FU
 
#define RLMS_B_RLMS3F_DEFAULT   0x54U
 
#define ERRCHPHPRIFR6G_RLMS_B_RLMS3F_ADDR   0x153FU
 
#define ERRCHPHPRIFR6G_RLMS_B_RLMS3F_MASK   0x7FU
 
#define ERRCHPHPRIFR6G_RLMS_B_RLMS3F_POS   0U
 
#define ERRCHPHPRITAFR6G_RLMS_B_RLMS3F_ADDR   0x153FU
 
#define ERRCHPHPRITAFR6G_RLMS_B_RLMS3F_MASK   0x80U
 
#define ERRCHPHPRITAFR6G_RLMS_B_RLMS3F_POS   7U
 
#define RLMS_B_RLMS45_ADDR   0x1545U
 
#define RLMS_B_RLMS45_DEFAULT   0xC8U
 
#define CRUSSCSELSREN_RLMS_B_RLMS45_ADDR   0x1545U
 
#define CRUSSCSELSREN_RLMS_B_RLMS45_MASK   0x40U
 
#define CRUSSCSELSREN_RLMS_B_RLMS45_POS   6U
 
#define CRULPCTRLSREN_RLMS_B_RLMS45_ADDR   0x1545U
 
#define CRULPCTRLSREN_RLMS_B_RLMS45_MASK   0x80U
 
#define CRULPCTRLSREN_RLMS_B_RLMS45_POS   7U
 
#define RLMS_B_RLMS46_ADDR   0x1546U
 
#define RLMS_B_RLMS46_DEFAULT   0xB3U
 
#define CRULPCTRL_RLMS_B_RLMS46_ADDR   0x1546U
 
#define CRULPCTRL_RLMS_B_RLMS46_MASK   0x07U
 
#define CRULPCTRL_RLMS_B_RLMS46_POS   0U
 
#define RLMS_B_RLMS47_ADDR   0x1547U
 
#define RLMS_B_RLMS47_DEFAULT   0x03U
 
#define CRUSSCSEL_RLMS_B_RLMS47_ADDR   0x1547U
 
#define CRUSSCSEL_RLMS_B_RLMS47_MASK   0x06U
 
#define CRUSSCSEL_RLMS_B_RLMS47_POS   1U
 
#define RLMS_B_RLMS49_ADDR   0x1549U
 
#define RLMS_B_RLMS49_DEFAULT   0xF5U
 
#define ERRCHPWRUP_RLMS_B_RLMS49_ADDR   0x1549U
 
#define ERRCHPWRUP_RLMS_B_RLMS49_MASK   0x04U
 
#define ERRCHPWRUP_RLMS_B_RLMS49_POS   2U
 
#define RLMS_B_RLMS64_ADDR   0x1564U
 
#define RLMS_B_RLMS64_DEFAULT   0x90U
 
#define TXSSCMODE_RLMS_B_RLMS64_ADDR   0x1564U
 
#define TXSSCMODE_RLMS_B_RLMS64_MASK   0x03U
 
#define TXSSCMODE_RLMS_B_RLMS64_POS   0U
 
#define RLMS_B_RLMS70_ADDR   0x1570U
 
#define RLMS_B_RLMS70_DEFAULT   0x01U
 
#define TXSSCFRQCTRL_RLMS_B_RLMS70_ADDR   0x1570U
 
#define TXSSCFRQCTRL_RLMS_B_RLMS70_MASK   0x7FU
 
#define TXSSCFRQCTRL_RLMS_B_RLMS70_POS   0U
 
#define RLMS_B_RLMS71_ADDR   0x1571U
 
#define RLMS_B_RLMS71_DEFAULT   0x02U
 
#define TXSSCEN_RLMS_B_RLMS71_ADDR   0x1571U
 
#define TXSSCEN_RLMS_B_RLMS71_MASK   0x01U
 
#define TXSSCEN_RLMS_B_RLMS71_POS   0U
 
#define TXSSCCENSPRST_RLMS_B_RLMS71_ADDR   0x1571U
 
#define TXSSCCENSPRST_RLMS_B_RLMS71_MASK   0x7EU
 
#define TXSSCCENSPRST_RLMS_B_RLMS71_POS   1U
 
#define RLMS_B_RLMS72_ADDR   0x1572U
 
#define RLMS_B_RLMS72_DEFAULT   0xCFU
 
#define TXSSCPRESCLL_RLMS_B_RLMS72_ADDR   0x1572U
 
#define TXSSCPRESCLL_RLMS_B_RLMS72_MASK   0xFFU
 
#define TXSSCPRESCLL_RLMS_B_RLMS72_POS   0U
 
#define RLMS_B_RLMS73_ADDR   0x1573U
 
#define RLMS_B_RLMS73_DEFAULT   0x00U
 
#define TXSSCPRESCLH_RLMS_B_RLMS73_ADDR   0x1573U
 
#define TXSSCPRESCLH_RLMS_B_RLMS73_MASK   0x07U
 
#define TXSSCPRESCLH_RLMS_B_RLMS73_POS   0U
 
#define RLMS_B_RLMS74_ADDR   0x1574U
 
#define RLMS_B_RLMS74_DEFAULT   0x00U
 
#define TXSSCPHL_RLMS_B_RLMS74_ADDR   0x1574U
 
#define TXSSCPHL_RLMS_B_RLMS74_MASK   0xFFU
 
#define TXSSCPHL_RLMS_B_RLMS74_POS   0U
 
#define RLMS_B_RLMS75_ADDR   0x1575U
 
#define RLMS_B_RLMS75_DEFAULT   0x00U
 
#define TXSSCPHH_RLMS_B_RLMS75_ADDR   0x1575U
 
#define TXSSCPHH_RLMS_B_RLMS75_MASK   0x7FU
 
#define TXSSCPHH_RLMS_B_RLMS75_POS   0U
 
#define RLMS_B_RLMS8C_ADDR   0x158CU
 
#define RLMS_B_RLMS8C_DEFAULT   0x00U
 
#define CAP_PRE_OUT_RLMS_RLMS_B_RLMS8C_ADDR   0x158CU
 
#define CAP_PRE_OUT_RLMS_RLMS_B_RLMS8C_MASK   0x7FU
 
#define CAP_PRE_OUT_RLMS_RLMS_B_RLMS8C_POS   0U
 
#define RLMS_B_RLMS95_ADDR   0x1595U
 
#define RLMS_B_RLMS95_DEFAULT   0x69U
 
#define TXAMPLMAN_RLMS_B_RLMS95_ADDR   0x1595U
 
#define TXAMPLMAN_RLMS_B_RLMS95_MASK   0x3FU
 
#define TXAMPLMAN_RLMS_B_RLMS95_POS   0U
 
#define TXAMPLMANEN_RLMS_B_RLMS95_ADDR   0x1595U
 
#define TXAMPLMANEN_RLMS_B_RLMS95_MASK   0x80U
 
#define TXAMPLMANEN_RLMS_B_RLMS95_POS   7U
 
#define RLMS_B_RLMS98_ADDR   0x1598U
 
#define RLMS_B_RLMS98_DEFAULT   0x40U
 
#define CAL_CAP_PRE_OUT_EN_RLMS_B_RLMS98_ADDR   0x1598U
 
#define CAL_CAP_PRE_OUT_EN_RLMS_B_RLMS98_MASK   0x80U
 
#define CAL_CAP_PRE_OUT_EN_RLMS_B_RLMS98_POS   7U
 
#define RLMS_B_RLMSA4_ADDR   0x15A4U
 
#define RLMS_B_RLMSA4_DEFAULT   0xBDU
 
#define AEQ_PER_RLMS_B_RLMSA4_ADDR   0x15A4U
 
#define AEQ_PER_RLMS_B_RLMSA4_MASK   0x3FU
 
#define AEQ_PER_RLMS_B_RLMSA4_POS   0U
 
#define AEQ_PER_MULT_RLMS_B_RLMSA4_ADDR   0x15A4U
 
#define AEQ_PER_MULT_RLMS_B_RLMSA4_MASK   0xC0U
 
#define AEQ_PER_MULT_RLMS_B_RLMSA4_POS   6U
 
#define RLMS_B_RLMSA5_ADDR   0x15A5U
 
#define RLMS_B_RLMSA5_DEFAULT   0x50U
 
#define PHYC_WBLOCK_DLY_RLMS_B_RLMSA5_ADDR   0x15A5U
 
#define PHYC_WBLOCK_DLY_RLMS_B_RLMSA5_MASK   0x30U
 
#define PHYC_WBLOCK_DLY_RLMS_B_RLMSA5_POS   4U
 
#define RLMS_B_RLMSA7_ADDR   0x15A7U
 
#define RLMS_B_RLMSA7_DEFAULT   0x01U
 
#define MAN_CTRL_EN_RLMS_B_RLMSA7_ADDR   0x15A7U
 
#define MAN_CTRL_EN_RLMS_B_RLMSA7_MASK   0x80U
 
#define MAN_CTRL_EN_RLMS_B_RLMSA7_POS   7U
 
#define RLMS_B_RLMSA8_ADDR   0x15A8U
 
#define RLMS_B_RLMSA8_DEFAULT   0x00U
 
#define FW_PHY_RSTB_RLMS_B_RLMSA8_ADDR   0x15A8U
 
#define FW_PHY_RSTB_RLMS_B_RLMSA8_MASK   0x20U
 
#define FW_PHY_RSTB_RLMS_B_RLMSA8_POS   5U
 
#define FW_PHY_PU_TX_RLMS_B_RLMSA8_ADDR   0x15A8U
 
#define FW_PHY_PU_TX_RLMS_B_RLMSA8_MASK   0x40U
 
#define FW_PHY_PU_TX_RLMS_B_RLMSA8_POS   6U
 
#define FW_PHY_CTRL_RLMS_B_RLMSA8_ADDR   0x15A8U
 
#define FW_PHY_CTRL_RLMS_B_RLMSA8_MASK   0x80U
 
#define FW_PHY_CTRL_RLMS_B_RLMSA8_POS   7U
 
#define RLMS_B_RLMSA9_ADDR   0x15A9U
 
#define RLMS_B_RLMSA9_DEFAULT   0x00U
 
#define FW_RXD_EN_RLMS_B_RLMSA9_ADDR   0x15A9U
 
#define FW_RXD_EN_RLMS_B_RLMSA9_MASK   0x08U
 
#define FW_RXD_EN_RLMS_B_RLMSA9_POS   3U
 
#define FW_TXD_EN_RLMS_B_RLMSA9_ADDR   0x15A9U
 
#define FW_TXD_EN_RLMS_B_RLMSA9_MASK   0x10U
 
#define FW_TXD_EN_RLMS_B_RLMSA9_POS   4U
 
#define FW_TXD_SQUELCH_RLMS_B_RLMSA9_ADDR   0x15A9U
 
#define FW_TXD_SQUELCH_RLMS_B_RLMSA9_MASK   0x20U
 
#define FW_TXD_SQUELCH_RLMS_B_RLMSA9_POS   5U
 
#define FW_REPCAL_RSTB_RLMS_B_RLMSA9_ADDR   0x15A9U
 
#define FW_REPCAL_RSTB_RLMS_B_RLMSA9_MASK   0x80U
 
#define FW_REPCAL_RSTB_RLMS_B_RLMSA9_POS   7U
 
#define RLMS_B_RLMSAC_ADDR   0x15ACU
 
#define RLMS_B_RLMSAC_DEFAULT   0xA0U
 
#define ERRCHPHSECFR3G_RLMS_B_RLMSAC_ADDR   0x15ACU
 
#define ERRCHPHSECFR3G_RLMS_B_RLMSAC_MASK   0x7FU
 
#define ERRCHPHSECFR3G_RLMS_B_RLMSAC_POS   0U
 
#define RLMS_B_RLMSAD_ADDR   0x15ADU
 
#define RLMS_B_RLMSAD_DEFAULT   0x60U
 
#define ERRCHPHPRIFR3G_RLMS_B_RLMSAD_ADDR   0x15ADU
 
#define ERRCHPHPRIFR3G_RLMS_B_RLMSAD_MASK   0x7FU
 
#define ERRCHPHPRIFR3G_RLMS_B_RLMSAD_POS   0U
 
#define DPLL_CSI1_DPLL_0_ADDR   0x1C00U
 
#define DPLL_CSI1_DPLL_0_DEFAULT   0xF5U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI1_DPLL_0_ADDR   0x1C00U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI1_DPLL_0_MASK   0x01U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI1_DPLL_0_POS   0U
 
#define DPLL_CSI1_DPLL_3_ADDR   0x1C03U
 
#define DPLL_CSI1_DPLL_3_DEFAULT   0x82U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI1_DPLL_3_ADDR   0x1C03U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI1_DPLL_3_MASK   0x10U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI1_DPLL_3_POS   4U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI1_DPLL_3_ADDR   0x1C03U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI1_DPLL_3_MASK   0x20U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI1_DPLL_3_POS   5U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI1_DPLL_3_ADDR   0x1C03U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI1_DPLL_3_MASK   0x40U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI1_DPLL_3_POS   6U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI1_DPLL_3_ADDR   0x1C03U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI1_DPLL_3_MASK   0x80U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI1_DPLL_3_POS   7U
 
#define DPLL_CSI1_DPLL_7_ADDR   0x1C07U
 
#define DPLL_CSI1_DPLL_7_DEFAULT   0x04U
 
#define CONFIG_DIV_IN_DPLL_CSI1_DPLL_7_ADDR   0x1C07U
 
#define CONFIG_DIV_IN_DPLL_CSI1_DPLL_7_MASK   0x7CU
 
#define CONFIG_DIV_IN_DPLL_CSI1_DPLL_7_POS   2U
 
#define CONFIG_DIV_FB_L_DPLL_CSI1_DPLL_7_ADDR   0x1C07U
 
#define CONFIG_DIV_FB_L_DPLL_CSI1_DPLL_7_MASK   0x80U
 
#define CONFIG_DIV_FB_L_DPLL_CSI1_DPLL_7_POS   7U
 
#define DPLL_CSI1_DPLL_8_ADDR   0x1C08U
 
#define DPLL_CSI1_DPLL_8_DEFAULT   0x14U
 
#define CONFIG_DIV_FB_H_DPLL_CSI1_DPLL_8_ADDR   0x1C08U
 
#define CONFIG_DIV_FB_H_DPLL_CSI1_DPLL_8_MASK   0xFFU
 
#define CONFIG_DIV_FB_H_DPLL_CSI1_DPLL_8_POS   0U
 
#define DPLL_CSI1_DPLL_10_ADDR   0x1C0AU
 
#define DPLL_CSI1_DPLL_10_DEFAULT   0x81U
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI1_DPLL_10_ADDR   0x1C0AU
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI1_DPLL_10_MASK   0x70U
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI1_DPLL_10_POS   4U
 
#define DPLL_CSI2_DPLL_0_ADDR   0x1D00U
 
#define DPLL_CSI2_DPLL_0_DEFAULT   0xF5U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI2_DPLL_0_ADDR   0x1D00U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI2_DPLL_0_MASK   0x01U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI2_DPLL_0_POS   0U
 
#define DPLL_CSI2_DPLL_3_ADDR   0x1D03U
 
#define DPLL_CSI2_DPLL_3_DEFAULT   0x82U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI2_DPLL_3_ADDR   0x1D03U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI2_DPLL_3_MASK   0x10U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI2_DPLL_3_POS   4U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI2_DPLL_3_ADDR   0x1D03U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI2_DPLL_3_MASK   0x20U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI2_DPLL_3_POS   5U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI2_DPLL_3_ADDR   0x1D03U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI2_DPLL_3_MASK   0x40U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI2_DPLL_3_POS   6U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI2_DPLL_3_ADDR   0x1D03U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI2_DPLL_3_MASK   0x80U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI2_DPLL_3_POS   7U
 
#define DPLL_CSI2_DPLL_7_ADDR   0x1D07U
 
#define DPLL_CSI2_DPLL_7_DEFAULT   0x04U
 
#define CONFIG_DIV_IN_DPLL_CSI2_DPLL_7_ADDR   0x1D07U
 
#define CONFIG_DIV_IN_DPLL_CSI2_DPLL_7_MASK   0x7CU
 
#define CONFIG_DIV_IN_DPLL_CSI2_DPLL_7_POS   2U
 
#define CONFIG_DIV_FB_L_DPLL_CSI2_DPLL_7_ADDR   0x1D07U
 
#define CONFIG_DIV_FB_L_DPLL_CSI2_DPLL_7_MASK   0x80U
 
#define CONFIG_DIV_FB_L_DPLL_CSI2_DPLL_7_POS   7U
 
#define DPLL_CSI2_DPLL_8_ADDR   0x1D08U
 
#define DPLL_CSI2_DPLL_8_DEFAULT   0x14U
 
#define CONFIG_DIV_FB_H_DPLL_CSI2_DPLL_8_ADDR   0x1D08U
 
#define CONFIG_DIV_FB_H_DPLL_CSI2_DPLL_8_MASK   0xFFU
 
#define CONFIG_DIV_FB_H_DPLL_CSI2_DPLL_8_POS   0U
 
#define DPLL_CSI2_DPLL_10_ADDR   0x1D0AU
 
#define DPLL_CSI2_DPLL_10_DEFAULT   0x81U
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI2_DPLL_10_ADDR   0x1D0AU
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI2_DPLL_10_MASK   0x70U
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI2_DPLL_10_POS   4U
 
#define DPLL_CSI3_DPLL_0_ADDR   0x1E00U
 
#define DPLL_CSI3_DPLL_0_DEFAULT   0xF5U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI3_DPLL_0_ADDR   0x1E00U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI3_DPLL_0_MASK   0x01U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI3_DPLL_0_POS   0U
 
#define DPLL_CSI3_DPLL_3_ADDR   0x1E03U
 
#define DPLL_CSI3_DPLL_3_DEFAULT   0x82U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI3_DPLL_3_ADDR   0x1E03U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI3_DPLL_3_MASK   0x10U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI3_DPLL_3_POS   4U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI3_DPLL_3_ADDR   0x1E03U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI3_DPLL_3_MASK   0x20U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI3_DPLL_3_POS   5U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI3_DPLL_3_ADDR   0x1E03U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI3_DPLL_3_MASK   0x40U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI3_DPLL_3_POS   6U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI3_DPLL_3_ADDR   0x1E03U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI3_DPLL_3_MASK   0x80U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI3_DPLL_3_POS   7U
 
#define DPLL_CSI3_DPLL_7_ADDR   0x1E07U
 
#define DPLL_CSI3_DPLL_7_DEFAULT   0x04U
 
#define CONFIG_DIV_IN_DPLL_CSI3_DPLL_7_ADDR   0x1E07U
 
#define CONFIG_DIV_IN_DPLL_CSI3_DPLL_7_MASK   0x7CU
 
#define CONFIG_DIV_IN_DPLL_CSI3_DPLL_7_POS   2U
 
#define CONFIG_DIV_FB_L_DPLL_CSI3_DPLL_7_ADDR   0x1E07U
 
#define CONFIG_DIV_FB_L_DPLL_CSI3_DPLL_7_MASK   0x80U
 
#define CONFIG_DIV_FB_L_DPLL_CSI3_DPLL_7_POS   7U
 
#define DPLL_CSI3_DPLL_8_ADDR   0x1E08U
 
#define DPLL_CSI3_DPLL_8_DEFAULT   0x14U
 
#define CONFIG_DIV_FB_H_DPLL_CSI3_DPLL_8_ADDR   0x1E08U
 
#define CONFIG_DIV_FB_H_DPLL_CSI3_DPLL_8_MASK   0xFFU
 
#define CONFIG_DIV_FB_H_DPLL_CSI3_DPLL_8_POS   0U
 
#define DPLL_CSI3_DPLL_10_ADDR   0x1E0AU
 
#define DPLL_CSI3_DPLL_10_DEFAULT   0x81U
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI3_DPLL_10_ADDR   0x1E0AU
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI3_DPLL_10_MASK   0x70U
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI3_DPLL_10_POS   4U
 
#define DPLL_CSI4_DPLL_0_ADDR   0x1F00U
 
#define DPLL_CSI4_DPLL_0_DEFAULT   0xF5U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI4_DPLL_0_ADDR   0x1F00U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI4_DPLL_0_MASK   0x01U
 
#define CONFIG_SOFT_RST_N_DPLL_CSI4_DPLL_0_POS   0U
 
#define DPLL_CSI4_DPLL_3_ADDR   0x1F03U
 
#define DPLL_CSI4_DPLL_3_DEFAULT   0x82U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI4_DPLL_3_ADDR   0x1F03U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI4_DPLL_3_MASK   0x10U
 
#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI4_DPLL_3_POS   4U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI4_DPLL_3_ADDR   0x1F03U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI4_DPLL_3_MASK   0x20U
 
#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI4_DPLL_3_POS   5U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI4_DPLL_3_ADDR   0x1F03U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI4_DPLL_3_MASK   0x40U
 
#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI4_DPLL_3_POS   6U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI4_DPLL_3_ADDR   0x1F03U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI4_DPLL_3_MASK   0x80U
 
#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI4_DPLL_3_POS   7U
 
#define DPLL_CSI4_DPLL_7_ADDR   0x1F07U
 
#define DPLL_CSI4_DPLL_7_DEFAULT   0x04U
 
#define CONFIG_DIV_IN_DPLL_CSI4_DPLL_7_ADDR   0x1F07U
 
#define CONFIG_DIV_IN_DPLL_CSI4_DPLL_7_MASK   0x7CU
 
#define CONFIG_DIV_IN_DPLL_CSI4_DPLL_7_POS   2U
 
#define CONFIG_DIV_FB_L_DPLL_CSI4_DPLL_7_ADDR   0x1F07U
 
#define CONFIG_DIV_FB_L_DPLL_CSI4_DPLL_7_MASK   0x80U
 
#define CONFIG_DIV_FB_L_DPLL_CSI4_DPLL_7_POS   7U
 
#define DPLL_CSI4_DPLL_8_ADDR   0x1F08U
 
#define DPLL_CSI4_DPLL_8_DEFAULT   0x14U
 
#define CONFIG_DIV_FB_H_DPLL_CSI4_DPLL_8_ADDR   0x1F08U
 
#define CONFIG_DIV_FB_H_DPLL_CSI4_DPLL_8_MASK   0xFFU
 
#define CONFIG_DIV_FB_H_DPLL_CSI4_DPLL_8_POS   0U
 
#define DPLL_CSI4_DPLL_10_ADDR   0x1F0AU
 
#define DPLL_CSI4_DPLL_10_DEFAULT   0x81U
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI4_DPLL_10_ADDR   0x1F0AU
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI4_DPLL_10_MASK   0x70U
 
#define CONFIG_DIV_OUT_EXP_DPLL_CSI4_DPLL_10_POS   4U
 
#define FEC_CLEAR_STATS_ADDR   0x2000U
 
#define FEC_CLEAR_STATS_DEFAULT   0x00U
 
#define CLEAR_ALL_STATS_FEC_CLEAR_STATS_ADDR   0x2000U
 
#define CLEAR_ALL_STATS_FEC_CLEAR_STATS_MASK   0x01U
 
#define CLEAR_ALL_STATS_FEC_CLEAR_STATS_POS   0U
 
#define CLEAR_BLOCKS_PROCESSED_FEC_CLEAR_STATS_ADDR   0x2000U
 
#define CLEAR_BLOCKS_PROCESSED_FEC_CLEAR_STATS_MASK   0x02U
 
#define CLEAR_BLOCKS_PROCESSED_FEC_CLEAR_STATS_POS   1U
 
#define CLEAR_BLOCKS_UNCORRECTABLE_FEC_CLEAR_STATS_ADDR   0x2000U
 
#define CLEAR_BLOCKS_UNCORRECTABLE_FEC_CLEAR_STATS_MASK   0x04U
 
#define CLEAR_BLOCKS_UNCORRECTABLE_FEC_CLEAR_STATS_POS   2U
 
#define CLEAR_BITS_CORRECTED_FEC_CLEAR_STATS_ADDR   0x2000U
 
#define CLEAR_BITS_CORRECTED_FEC_CLEAR_STATS_MASK   0x08U
 
#define CLEAR_BITS_CORRECTED_FEC_CLEAR_STATS_POS   3U
 
#define FEC_STATS_CONTROL_ADDR   0x2001U
 
#define FEC_STATS_CONTROL_DEFAULT   0x00U
 
#define STATS_ENABLE_FEC_STATS_CONTROL_ADDR   0x2001U
 
#define STATS_ENABLE_FEC_STATS_CONTROL_MASK   0x01U
 
#define STATS_ENABLE_FEC_STATS_CONTROL_POS   0U
 
#define FEC_CORRECTED_THRESHOLD_0_ADDR   0x2008U
 
#define FEC_CORRECTED_THRESHOLD_0_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_0_FEC_CORRECTED_THRESHOLD_0_ADDR   0x2008U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_0_FEC_CORRECTED_THRESHOLD_0_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_0_FEC_CORRECTED_THRESHOLD_0_POS   0U
 
#define FEC_CORRECTED_THRESHOLD_1_ADDR   0x2009U
 
#define FEC_CORRECTED_THRESHOLD_1_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_1_FEC_CORRECTED_THRESHOLD_1_ADDR   0x2009U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_1_FEC_CORRECTED_THRESHOLD_1_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_1_FEC_CORRECTED_THRESHOLD_1_POS   0U
 
#define FEC_CORRECTED_THRESHOLD_2_ADDR   0x200AU
 
#define FEC_CORRECTED_THRESHOLD_2_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_2_FEC_CORRECTED_THRESHOLD_2_ADDR   0x200AU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_2_FEC_CORRECTED_THRESHOLD_2_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_2_FEC_CORRECTED_THRESHOLD_2_POS   0U
 
#define FEC_CORRECTED_THRESHOLD_3_ADDR   0x200BU
 
#define FEC_CORRECTED_THRESHOLD_3_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_3_FEC_CORRECTED_THRESHOLD_3_ADDR   0x200BU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_3_FEC_CORRECTED_THRESHOLD_3_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_3_FEC_CORRECTED_THRESHOLD_3_POS   0U
 
#define FEC_ERROR_THRESHOLD_0_ADDR   0x200CU
 
#define FEC_ERROR_THRESHOLD_0_DEFAULT   0x00U
 
#define UNCORRECTED_ERROR_THRESHOLD_0_FEC_ERROR_THRESHOLD_0_ADDR   0x200CU
 
#define UNCORRECTED_ERROR_THRESHOLD_0_FEC_ERROR_THRESHOLD_0_MASK   0xFFU
 
#define UNCORRECTED_ERROR_THRESHOLD_0_FEC_ERROR_THRESHOLD_0_POS   0U
 
#define FEC_ERROR_THRESHOLD_1_ADDR   0x200DU
 
#define FEC_ERROR_THRESHOLD_1_DEFAULT   0x00U
 
#define UNCORRECTED_ERROR_THRESHOLD_1_FEC_ERROR_THRESHOLD_1_ADDR   0x200DU
 
#define UNCORRECTED_ERROR_THRESHOLD_1_FEC_ERROR_THRESHOLD_1_MASK   0xFFU
 
#define UNCORRECTED_ERROR_THRESHOLD_1_FEC_ERROR_THRESHOLD_1_POS   0U
 
#define FEC_ERROR_THRESHOLD_2_ADDR   0x200EU
 
#define FEC_ERROR_THRESHOLD_2_DEFAULT   0x00U
 
#define UNCORRECTED_ERROR_THRESHOLD_2_FEC_ERROR_THRESHOLD_2_ADDR   0x200EU
 
#define UNCORRECTED_ERROR_THRESHOLD_2_FEC_ERROR_THRESHOLD_2_MASK   0xFFU
 
#define UNCORRECTED_ERROR_THRESHOLD_2_FEC_ERROR_THRESHOLD_2_POS   0U
 
#define FEC_ERROR_THRESHOLD_3_ADDR   0x200FU
 
#define FEC_ERROR_THRESHOLD_3_DEFAULT   0x00U
 
#define UNCORRECTED_ERROR_THRESHOLD_3_FEC_ERROR_THRESHOLD_3_ADDR   0x200FU
 
#define UNCORRECTED_ERROR_THRESHOLD_3_FEC_ERROR_THRESHOLD_3_MASK   0xFFU
 
#define UNCORRECTED_ERROR_THRESHOLD_3_FEC_ERROR_THRESHOLD_3_POS   0U
 
#define FEC_BLOCKS_UNCORRECTABLE_0_ADDR   0x2020U
 
#define FEC_BLOCKS_UNCORRECTABLE_0_DEFAULT   0x00U
 
#define UNCORRECTABLE_BLOCKS_0_FEC_BLOCKS_UNCORRECTABLE_0_ADDR   0x2020U
 
#define UNCORRECTABLE_BLOCKS_0_FEC_BLOCKS_UNCORRECTABLE_0_MASK   0xFFU
 
#define UNCORRECTABLE_BLOCKS_0_FEC_BLOCKS_UNCORRECTABLE_0_POS   0U
 
#define FEC_BLOCKS_UNCORRECTABLE_1_ADDR   0x2021U
 
#define FEC_BLOCKS_UNCORRECTABLE_1_DEFAULT   0x00U
 
#define UNCORRECTABLE_BLOCKS_1_FEC_BLOCKS_UNCORRECTABLE_1_ADDR   0x2021U
 
#define UNCORRECTABLE_BLOCKS_1_FEC_BLOCKS_UNCORRECTABLE_1_MASK   0xFFU
 
#define UNCORRECTABLE_BLOCKS_1_FEC_BLOCKS_UNCORRECTABLE_1_POS   0U
 
#define FEC_BLOCKS_UNCORRECTABLE_2_ADDR   0x2022U
 
#define FEC_BLOCKS_UNCORRECTABLE_2_DEFAULT   0x00U
 
#define UNCORRECTABLE_BLOCKS_2_FEC_BLOCKS_UNCORRECTABLE_2_ADDR   0x2022U
 
#define UNCORRECTABLE_BLOCKS_2_FEC_BLOCKS_UNCORRECTABLE_2_MASK   0xFFU
 
#define UNCORRECTABLE_BLOCKS_2_FEC_BLOCKS_UNCORRECTABLE_2_POS   0U
 
#define FEC_BLOCKS_UNCORRECTABLE_3_ADDR   0x2023U
 
#define FEC_BLOCKS_UNCORRECTABLE_3_DEFAULT   0x00U
 
#define UNCORRECTABLE_BLOCKS_3_FEC_BLOCKS_UNCORRECTABLE_3_ADDR   0x2023U
 
#define UNCORRECTABLE_BLOCKS_3_FEC_BLOCKS_UNCORRECTABLE_3_MASK   0xFFU
 
#define UNCORRECTABLE_BLOCKS_3_FEC_BLOCKS_UNCORRECTABLE_3_POS   0U
 
#define FEC_BITS_CORRECTED_0_ADDR   0x2024U
 
#define FEC_BITS_CORRECTED_0_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_0_FEC_BITS_CORRECTED_0_ADDR   0x2024U
 
#define BIT_ERRS_CORRECTED_0_FEC_BITS_CORRECTED_0_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_0_FEC_BITS_CORRECTED_0_POS   0U
 
#define FEC_BITS_CORRECTED_1_ADDR   0x2025U
 
#define FEC_BITS_CORRECTED_1_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_1_FEC_BITS_CORRECTED_1_ADDR   0x2025U
 
#define BIT_ERRS_CORRECTED_1_FEC_BITS_CORRECTED_1_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_1_FEC_BITS_CORRECTED_1_POS   0U
 
#define FEC_BITS_CORRECTED_2_ADDR   0x2026U
 
#define FEC_BITS_CORRECTED_2_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_2_FEC_BITS_CORRECTED_2_ADDR   0x2026U
 
#define BIT_ERRS_CORRECTED_2_FEC_BITS_CORRECTED_2_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_2_FEC_BITS_CORRECTED_2_POS   0U
 
#define FEC_BITS_CORRECTED_3_ADDR   0x2027U
 
#define FEC_BITS_CORRECTED_3_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_3_FEC_BITS_CORRECTED_3_ADDR   0x2027U
 
#define BIT_ERRS_CORRECTED_3_FEC_BITS_CORRECTED_3_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_3_FEC_BITS_CORRECTED_3_POS   0U
 
#define FEC_BLOCKS_PROCESSED_0_ADDR   0x2028U
 
#define FEC_BLOCKS_PROCESSED_0_DEFAULT   0x00U
 
#define BLOCKS_PROCESSED_0_FEC_BLOCKS_PROCESSED_0_ADDR   0x2028U
 
#define BLOCKS_PROCESSED_0_FEC_BLOCKS_PROCESSED_0_MASK   0xFFU
 
#define BLOCKS_PROCESSED_0_FEC_BLOCKS_PROCESSED_0_POS   0U
 
#define FEC_BLOCKS_PROCESSED_1_ADDR   0x2029U
 
#define FEC_BLOCKS_PROCESSED_1_DEFAULT   0x00U
 
#define BLOCKS_PROCESSED_1_FEC_BLOCKS_PROCESSED_1_ADDR   0x2029U
 
#define BLOCKS_PROCESSED_1_FEC_BLOCKS_PROCESSED_1_MASK   0xFFU
 
#define BLOCKS_PROCESSED_1_FEC_BLOCKS_PROCESSED_1_POS   0U
 
#define FEC_BLOCKS_PROCESSED_2_ADDR   0x202AU
 
#define FEC_BLOCKS_PROCESSED_2_DEFAULT   0x00U
 
#define BLOCKS_PROCESSED_2_FEC_BLOCKS_PROCESSED_2_ADDR   0x202AU
 
#define BLOCKS_PROCESSED_2_FEC_BLOCKS_PROCESSED_2_MASK   0xFFU
 
#define BLOCKS_PROCESSED_2_FEC_BLOCKS_PROCESSED_2_POS   0U
 
#define FEC_BLOCKS_PROCESSED_3_ADDR   0x202BU
 
#define FEC_BLOCKS_PROCESSED_3_DEFAULT   0x00U
 
#define BLOCKS_PROCESSED_3_FEC_BLOCKS_PROCESSED_3_ADDR   0x202BU
 
#define BLOCKS_PROCESSED_3_FEC_BLOCKS_PROCESSED_3_MASK   0xFFU
 
#define BLOCKS_PROCESSED_3_FEC_BLOCKS_PROCESSED_3_POS   0U
 
#define FEC_B_CLEAR_STATS_ADDR   0x2100U
 
#define FEC_B_CLEAR_STATS_DEFAULT   0x00U
 
#define CLEAR_ALL_STATS_B_FEC_B_CLEAR_STATS_ADDR   0x2100U
 
#define CLEAR_ALL_STATS_B_FEC_B_CLEAR_STATS_MASK   0x01U
 
#define CLEAR_ALL_STATS_B_FEC_B_CLEAR_STATS_POS   0U
 
#define CLEAR_BLOCKS_PROCESSED_B_FEC_B_CLEAR_STATS_ADDR   0x2100U
 
#define CLEAR_BLOCKS_PROCESSED_B_FEC_B_CLEAR_STATS_MASK   0x02U
 
#define CLEAR_BLOCKS_PROCESSED_B_FEC_B_CLEAR_STATS_POS   1U
 
#define CLEAR_BLOCKS_UNCORRECTABLE_B_FEC_B_CLEAR_STATS_ADDR   0x2100U
 
#define CLEAR_BLOCKS_UNCORRECTABLE_B_FEC_B_CLEAR_STATS_MASK   0x04U
 
#define CLEAR_BLOCKS_UNCORRECTABLE_B_FEC_B_CLEAR_STATS_POS   2U
 
#define CLEAR_BITS_CORRECTED_B_FEC_B_CLEAR_STATS_ADDR   0x2100U
 
#define CLEAR_BITS_CORRECTED_B_FEC_B_CLEAR_STATS_MASK   0x08U
 
#define CLEAR_BITS_CORRECTED_B_FEC_B_CLEAR_STATS_POS   3U
 
#define FEC_B_STATS_CONTROL_ADDR   0x2101U
 
#define FEC_B_STATS_CONTROL_DEFAULT   0x00U
 
#define STATS_ENABLE_B_FEC_B_STATS_CONTROL_ADDR   0x2101U
 
#define STATS_ENABLE_B_FEC_B_STATS_CONTROL_MASK   0x01U
 
#define STATS_ENABLE_B_FEC_B_STATS_CONTROL_POS   0U
 
#define FEC_B_CORRECTED_THRESHOLD_0_ADDR   0x2108U
 
#define FEC_B_CORRECTED_THRESHOLD_0_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_0_B_FEC_B_CORRECTED_THRESHOLD_0_ADDR   0x2108U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_0_B_FEC_B_CORRECTED_THRESHOLD_0_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_0_B_FEC_B_CORRECTED_THRESHOLD_0_POS   0U
 
#define FEC_B_CORRECTED_THRESHOLD_1_ADDR   0x2109U
 
#define FEC_B_CORRECTED_THRESHOLD_1_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_1_B_FEC_B_CORRECTED_THRESHOLD_1_ADDR   0x2109U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_1_B_FEC_B_CORRECTED_THRESHOLD_1_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_1_B_FEC_B_CORRECTED_THRESHOLD_1_POS   0U
 
#define FEC_B_CORRECTED_THRESHOLD_2_ADDR   0x210AU
 
#define FEC_B_CORRECTED_THRESHOLD_2_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_2_B_FEC_B_CORRECTED_THRESHOLD_2_ADDR   0x210AU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_2_B_FEC_B_CORRECTED_THRESHOLD_2_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_2_B_FEC_B_CORRECTED_THRESHOLD_2_POS   0U
 
#define FEC_B_CORRECTED_THRESHOLD_3_ADDR   0x210BU
 
#define FEC_B_CORRECTED_THRESHOLD_3_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_THRESHOLD_3_B_FEC_B_CORRECTED_THRESHOLD_3_ADDR   0x210BU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_3_B_FEC_B_CORRECTED_THRESHOLD_3_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_THRESHOLD_3_B_FEC_B_CORRECTED_THRESHOLD_3_POS   0U
 
#define FEC_B_ERROR_THRESHOLD_0_ADDR   0x210CU
 
#define FEC_B_ERROR_THRESHOLD_0_DEFAULT   0x00U
 
#define UNCORRECTED_ERROR_THRESHOLD_0_B_FEC_B_ERROR_THRESHOLD_0_ADDR   0x210CU
 
#define UNCORRECTED_ERROR_THRESHOLD_0_B_FEC_B_ERROR_THRESHOLD_0_MASK   0xFFU
 
#define UNCORRECTED_ERROR_THRESHOLD_0_B_FEC_B_ERROR_THRESHOLD_0_POS   0U
 
#define FEC_B_ERROR_THRESHOLD_1_ADDR   0x210DU
 
#define FEC_B_ERROR_THRESHOLD_1_DEFAULT   0x00U
 
#define UNCORRECTED_ERROR_THRESHOLD_1_B_FEC_B_ERROR_THRESHOLD_1_ADDR   0x210DU
 
#define UNCORRECTED_ERROR_THRESHOLD_1_B_FEC_B_ERROR_THRESHOLD_1_MASK   0xFFU
 
#define UNCORRECTED_ERROR_THRESHOLD_1_B_FEC_B_ERROR_THRESHOLD_1_POS   0U
 
#define FEC_B_ERROR_THRESHOLD_2_ADDR   0x210EU
 
#define FEC_B_ERROR_THRESHOLD_2_DEFAULT   0x00U
 
#define UNCORRECTED_ERROR_THRESHOLD_2_B_FEC_B_ERROR_THRESHOLD_2_ADDR   0x210EU
 
#define UNCORRECTED_ERROR_THRESHOLD_2_B_FEC_B_ERROR_THRESHOLD_2_MASK   0xFFU
 
#define UNCORRECTED_ERROR_THRESHOLD_2_B_FEC_B_ERROR_THRESHOLD_2_POS   0U
 
#define FEC_B_ERROR_THRESHOLD_3_ADDR   0x210FU
 
#define FEC_B_ERROR_THRESHOLD_3_DEFAULT   0x00U
 
#define UNCORRECTED_ERROR_THRESHOLD_3_B_FEC_B_ERROR_THRESHOLD_3_ADDR   0x210FU
 
#define UNCORRECTED_ERROR_THRESHOLD_3_B_FEC_B_ERROR_THRESHOLD_3_MASK   0xFFU
 
#define UNCORRECTED_ERROR_THRESHOLD_3_B_FEC_B_ERROR_THRESHOLD_3_POS   0U
 
#define FEC_B_BLOCKS_UNCORRECTABLE_0_ADDR   0x2120U
 
#define FEC_B_BLOCKS_UNCORRECTABLE_0_DEFAULT   0x00U
 
#define UNCORRECTABLE_BLOCKS_0_B_FEC_B_BLOCKS_UNCORRECTABLE_0_ADDR   0x2120U
 
#define UNCORRECTABLE_BLOCKS_0_B_FEC_B_BLOCKS_UNCORRECTABLE_0_MASK   0xFFU
 
#define UNCORRECTABLE_BLOCKS_0_B_FEC_B_BLOCKS_UNCORRECTABLE_0_POS   0U
 
#define FEC_B_BLOCKS_UNCORRECTABLE_1_ADDR   0x2121U
 
#define FEC_B_BLOCKS_UNCORRECTABLE_1_DEFAULT   0x00U
 
#define UNCORRECTABLE_BLOCKS_1_B_FEC_B_BLOCKS_UNCORRECTABLE_1_ADDR   0x2121U
 
#define UNCORRECTABLE_BLOCKS_1_B_FEC_B_BLOCKS_UNCORRECTABLE_1_MASK   0xFFU
 
#define UNCORRECTABLE_BLOCKS_1_B_FEC_B_BLOCKS_UNCORRECTABLE_1_POS   0U
 
#define FEC_B_BLOCKS_UNCORRECTABLE_2_ADDR   0x2122U
 
#define FEC_B_BLOCKS_UNCORRECTABLE_2_DEFAULT   0x00U
 
#define UNCORRECTABLE_BLOCKS_2_B_FEC_B_BLOCKS_UNCORRECTABLE_2_ADDR   0x2122U
 
#define UNCORRECTABLE_BLOCKS_2_B_FEC_B_BLOCKS_UNCORRECTABLE_2_MASK   0xFFU
 
#define UNCORRECTABLE_BLOCKS_2_B_FEC_B_BLOCKS_UNCORRECTABLE_2_POS   0U
 
#define FEC_B_BLOCKS_UNCORRECTABLE_3_ADDR   0x2123U
 
#define FEC_B_BLOCKS_UNCORRECTABLE_3_DEFAULT   0x00U
 
#define UNCORRECTABLE_BLOCKS_3_B_FEC_B_BLOCKS_UNCORRECTABLE_3_ADDR   0x2123U
 
#define UNCORRECTABLE_BLOCKS_3_B_FEC_B_BLOCKS_UNCORRECTABLE_3_MASK   0xFFU
 
#define UNCORRECTABLE_BLOCKS_3_B_FEC_B_BLOCKS_UNCORRECTABLE_3_POS   0U
 
#define FEC_B_BITS_CORRECTED_0_ADDR   0x2124U
 
#define FEC_B_BITS_CORRECTED_0_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_0_B_FEC_B_BITS_CORRECTED_0_ADDR   0x2124U
 
#define BIT_ERRS_CORRECTED_0_B_FEC_B_BITS_CORRECTED_0_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_0_B_FEC_B_BITS_CORRECTED_0_POS   0U
 
#define FEC_B_BITS_CORRECTED_1_ADDR   0x2125U
 
#define FEC_B_BITS_CORRECTED_1_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_1_B_FEC_B_BITS_CORRECTED_1_ADDR   0x2125U
 
#define BIT_ERRS_CORRECTED_1_B_FEC_B_BITS_CORRECTED_1_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_1_B_FEC_B_BITS_CORRECTED_1_POS   0U
 
#define FEC_B_BITS_CORRECTED_2_ADDR   0x2126U
 
#define FEC_B_BITS_CORRECTED_2_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_2_B_FEC_B_BITS_CORRECTED_2_ADDR   0x2126U
 
#define BIT_ERRS_CORRECTED_2_B_FEC_B_BITS_CORRECTED_2_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_2_B_FEC_B_BITS_CORRECTED_2_POS   0U
 
#define FEC_B_BITS_CORRECTED_3_ADDR   0x2127U
 
#define FEC_B_BITS_CORRECTED_3_DEFAULT   0x00U
 
#define BIT_ERRS_CORRECTED_3_B_FEC_B_BITS_CORRECTED_3_ADDR   0x2127U
 
#define BIT_ERRS_CORRECTED_3_B_FEC_B_BITS_CORRECTED_3_MASK   0xFFU
 
#define BIT_ERRS_CORRECTED_3_B_FEC_B_BITS_CORRECTED_3_POS   0U
 
#define FEC_B_BLOCKS_PROCESSED_0_ADDR   0x2128U
 
#define FEC_B_BLOCKS_PROCESSED_0_DEFAULT   0x00U
 
#define BLOCKS_PROCESSED_0_B_FEC_B_BLOCKS_PROCESSED_0_ADDR   0x2128U
 
#define BLOCKS_PROCESSED_0_B_FEC_B_BLOCKS_PROCESSED_0_MASK   0xFFU
 
#define BLOCKS_PROCESSED_0_B_FEC_B_BLOCKS_PROCESSED_0_POS   0U
 
#define FEC_B_BLOCKS_PROCESSED_1_ADDR   0x2129U
 
#define FEC_B_BLOCKS_PROCESSED_1_DEFAULT   0x00U
 
#define BLOCKS_PROCESSED_1_B_FEC_B_BLOCKS_PROCESSED_1_ADDR   0x2129U
 
#define BLOCKS_PROCESSED_1_B_FEC_B_BLOCKS_PROCESSED_1_MASK   0xFFU
 
#define BLOCKS_PROCESSED_1_B_FEC_B_BLOCKS_PROCESSED_1_POS   0U
 
#define FEC_B_BLOCKS_PROCESSED_2_ADDR   0x212AU
 
#define FEC_B_BLOCKS_PROCESSED_2_DEFAULT   0x00U
 
#define BLOCKS_PROCESSED_2_B_FEC_B_BLOCKS_PROCESSED_2_ADDR   0x212AU
 
#define BLOCKS_PROCESSED_2_B_FEC_B_BLOCKS_PROCESSED_2_MASK   0xFFU
 
#define BLOCKS_PROCESSED_2_B_FEC_B_BLOCKS_PROCESSED_2_POS   0U
 
#define FEC_B_BLOCKS_PROCESSED_3_ADDR   0x212BU
 
#define FEC_B_BLOCKS_PROCESSED_3_DEFAULT   0x00U
 
#define BLOCKS_PROCESSED_3_B_FEC_B_BLOCKS_PROCESSED_3_ADDR   0x212BU
 
#define BLOCKS_PROCESSED_3_B_FEC_B_BLOCKS_PROCESSED_3_MASK   0xFFU
 
#define BLOCKS_PROCESSED_3_B_FEC_B_BLOCKS_PROCESSED_3_POS   0U
 
#define FUNC_SAFE_REGCRC0_ADDR   0x3000U
 
#define FUNC_SAFE_REGCRC0_DEFAULT   0x00U
 
#define RESET_CRC_FUNC_SAFE_REGCRC0_ADDR   0x3000U
 
#define RESET_CRC_FUNC_SAFE_REGCRC0_MASK   0x01U
 
#define RESET_CRC_FUNC_SAFE_REGCRC0_POS   0U
 
#define CHECK_CRC_FUNC_SAFE_REGCRC0_ADDR   0x3000U
 
#define CHECK_CRC_FUNC_SAFE_REGCRC0_MASK   0x02U
 
#define CHECK_CRC_FUNC_SAFE_REGCRC0_POS   1U
 
#define PERIODIC_COMPUTE_FUNC_SAFE_REGCRC0_ADDR   0x3000U
 
#define PERIODIC_COMPUTE_FUNC_SAFE_REGCRC0_MASK   0x04U
 
#define PERIODIC_COMPUTE_FUNC_SAFE_REGCRC0_POS   2U
 
#define I2C_WR_COMPUTE_FUNC_SAFE_REGCRC0_ADDR   0x3000U
 
#define I2C_WR_COMPUTE_FUNC_SAFE_REGCRC0_MASK   0x08U
 
#define I2C_WR_COMPUTE_FUNC_SAFE_REGCRC0_POS   3U
 
#define GEN_ROLLING_CRC_FUNC_SAFE_REGCRC0_ADDR   0x3000U
 
#define GEN_ROLLING_CRC_FUNC_SAFE_REGCRC0_MASK   0x10U
 
#define GEN_ROLLING_CRC_FUNC_SAFE_REGCRC0_POS   4U
 
#define FUNC_SAFE_REGCRC1_ADDR   0x3001U
 
#define FUNC_SAFE_REGCRC1_DEFAULT   0x00U
 
#define CRC_PERIOD_FUNC_SAFE_REGCRC1_ADDR   0x3001U
 
#define CRC_PERIOD_FUNC_SAFE_REGCRC1_MASK   0xFFU
 
#define CRC_PERIOD_FUNC_SAFE_REGCRC1_POS   0U
 
#define FUNC_SAFE_REGCRC2_ADDR   0x3002U
 
#define FUNC_SAFE_REGCRC2_DEFAULT   0x00U
 
#define REGCRC_LSB_FUNC_SAFE_REGCRC2_ADDR   0x3002U
 
#define REGCRC_LSB_FUNC_SAFE_REGCRC2_MASK   0xFFU
 
#define REGCRC_LSB_FUNC_SAFE_REGCRC2_POS   0U
 
#define FUNC_SAFE_REGCRC3_ADDR   0x3003U
 
#define FUNC_SAFE_REGCRC3_DEFAULT   0x00U
 
#define REGCRC_MSB_FUNC_SAFE_REGCRC3_ADDR   0x3003U
 
#define REGCRC_MSB_FUNC_SAFE_REGCRC3_MASK   0xFFU
 
#define REGCRC_MSB_FUNC_SAFE_REGCRC3_POS   0U
 
#define FUNC_SAFE_I2C_UART_CRC0_ADDR   0x3008U
 
#define FUNC_SAFE_I2C_UART_CRC0_DEFAULT   0x00U
 
#define RESET_MSGCNTR_FUNC_SAFE_I2C_UART_CRC0_ADDR   0x3008U
 
#define RESET_MSGCNTR_FUNC_SAFE_I2C_UART_CRC0_MASK   0x01U
 
#define RESET_MSGCNTR_FUNC_SAFE_I2C_UART_CRC0_POS   0U
 
#define FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U
 
#define FUNC_SAFE_I2C_UART_CRC1_DEFAULT   0x00U
 
#define RESET_CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U
 
#define RESET_CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_MASK   0x01U
 
#define RESET_CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_POS   0U
 
#define RESET_MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U
 
#define RESET_MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_MASK   0x02U
 
#define RESET_MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_POS   1U
 
#define CRC_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U
 
#define CRC_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_MASK   0x1CU
 
#define CRC_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_POS   2U
 
#define MSGCNTR_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U
 
#define MSGCNTR_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_MASK   0xE0U
 
#define MSGCNTR_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_POS   5U
 
#define FUNC_SAFE_I2C_UART_CRC2_ADDR   0x300AU
 
#define FUNC_SAFE_I2C_UART_CRC2_DEFAULT   0x00U
 
#define CRC_VAL_FUNC_SAFE_I2C_UART_CRC2_ADDR   0x300AU
 
#define CRC_VAL_FUNC_SAFE_I2C_UART_CRC2_MASK   0xFFU
 
#define CRC_VAL_FUNC_SAFE_I2C_UART_CRC2_POS   0U
 
#define FUNC_SAFE_I2C_UART_CRC3_ADDR   0x300BU
 
#define FUNC_SAFE_I2C_UART_CRC3_DEFAULT   0x00U
 
#define MSGCNTR_LSB_FUNC_SAFE_I2C_UART_CRC3_ADDR   0x300BU
 
#define MSGCNTR_LSB_FUNC_SAFE_I2C_UART_CRC3_MASK   0xFFU
 
#define MSGCNTR_LSB_FUNC_SAFE_I2C_UART_CRC3_POS   0U
 
#define FUNC_SAFE_I2C_UART_CRC4_ADDR   0x300CU
 
#define FUNC_SAFE_I2C_UART_CRC4_DEFAULT   0x00U
 
#define MSGCNTR_MSB_FUNC_SAFE_I2C_UART_CRC4_ADDR   0x300CU
 
#define MSGCNTR_MSB_FUNC_SAFE_I2C_UART_CRC4_MASK   0xFFU
 
#define MSGCNTR_MSB_FUNC_SAFE_I2C_UART_CRC4_POS   0U
 
#define FUNC_SAFE_I2C_UART_CRC5_ADDR   0x300DU
 
#define FUNC_SAFE_I2C_UART_CRC5_DEFAULT   0x00U
 
#define CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC5_ADDR   0x300DU
 
#define CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC5_MASK   0xFFU
 
#define CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC5_POS   0U
 
#define FUNC_SAFE_I2C_UART_CRC6_ADDR   0x300EU
 
#define FUNC_SAFE_I2C_UART_CRC6_DEFAULT   0x00U
 
#define MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC6_ADDR   0x300EU
 
#define MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC6_MASK   0xFFU
 
#define MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC6_POS   0U
 
#define FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU
 
#define FUNC_SAFE_I2C_UART_CRC7_DEFAULT   0x06U
 
#define CC_CRC_MSGCNTR_OVR_FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU
 
#define CC_CRC_MSGCNTR_OVR_FUNC_SAFE_I2C_UART_CRC7_MASK   0x01U
 
#define CC_CRC_MSGCNTR_OVR_FUNC_SAFE_I2C_UART_CRC7_POS   0U
 
#define CC_CRC_EN_FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU
 
#define CC_CRC_EN_FUNC_SAFE_I2C_UART_CRC7_MASK   0x02U
 
#define CC_CRC_EN_FUNC_SAFE_I2C_UART_CRC7_POS   1U
 
#define CC_MSGCNTR_EN_FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU
 
#define CC_MSGCNTR_EN_FUNC_SAFE_I2C_UART_CRC7_MASK   0x04U
 
#define CC_MSGCNTR_EN_FUNC_SAFE_I2C_UART_CRC7_POS   2U
 
#define MSGCNTR_PORT_SEL_FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU
 
#define MSGCNTR_PORT_SEL_FUNC_SAFE_I2C_UART_CRC7_MASK   0x18U
 
#define MSGCNTR_PORT_SEL_FUNC_SAFE_I2C_UART_CRC7_POS   3U
 
#define FUNC_SAFE_FS_INTR0_ADDR   0x3010U
 
#define FUNC_SAFE_FS_INTR0_DEFAULT   0xE2U
 
#define REG_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U
 
#define REG_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK   0x01U
 
#define REG_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_POS   0U
 
#define EFUSE_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U
 
#define EFUSE_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK   0x02U
 
#define EFUSE_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_POS   1U
 
#define MEM_ECC_ERR1_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U
 
#define MEM_ECC_ERR1_OEN_FUNC_SAFE_FS_INTR0_MASK   0x10U
 
#define MEM_ECC_ERR1_OEN_FUNC_SAFE_FS_INTR0_POS   4U
 
#define MEM_ECC_ERR2_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U
 
#define MEM_ECC_ERR2_OEN_FUNC_SAFE_FS_INTR0_MASK   0x20U
 
#define MEM_ECC_ERR2_OEN_FUNC_SAFE_FS_INTR0_POS   5U
 
#define I2C_UART_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U
 
#define I2C_UART_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK   0x40U
 
#define I2C_UART_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_POS   6U
 
#define I2C_UART_MSGCNTR_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U
 
#define I2C_UART_MSGCNTR_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK   0x80U
 
#define I2C_UART_MSGCNTR_ERR_OEN_FUNC_SAFE_FS_INTR0_POS   7U
 
#define FUNC_SAFE_FS_INTR1_ADDR   0x3011U
 
#define FUNC_SAFE_FS_INTR1_DEFAULT   0x00U
 
#define REG_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_ADDR   0x3011U
 
#define REG_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_MASK   0x01U
 
#define REG_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_POS   0U
 
#define EFUSE_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_ADDR   0x3011U
 
#define EFUSE_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_MASK   0x02U
 
#define EFUSE_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_POS   1U
 
#define MEM_ECC_ERR1_INT_FUNC_SAFE_FS_INTR1_ADDR   0x3011U
 
#define MEM_ECC_ERR1_INT_FUNC_SAFE_FS_INTR1_MASK   0x10U
 
#define MEM_ECC_ERR1_INT_FUNC_SAFE_FS_INTR1_POS   4U
 
#define MEM_ECC_ERR2_INT_FUNC_SAFE_FS_INTR1_ADDR   0x3011U
 
#define MEM_ECC_ERR2_INT_FUNC_SAFE_FS_INTR1_MASK   0x20U
 
#define MEM_ECC_ERR2_INT_FUNC_SAFE_FS_INTR1_POS   5U
 
#define I2C_UART_CRC_ERR_INT_FUNC_SAFE_FS_INTR1_ADDR   0x3011U
 
#define I2C_UART_CRC_ERR_INT_FUNC_SAFE_FS_INTR1_MASK   0x40U
 
#define I2C_UART_CRC_ERR_INT_FUNC_SAFE_FS_INTR1_POS   6U
 
#define I2C_UART_MSGCNTR_ERR_INT_FUNC_SAFE_FS_INTR1_ADDR   0x3011U
 
#define I2C_UART_MSGCNTR_ERR_INT_FUNC_SAFE_FS_INTR1_MASK   0x80U
 
#define I2C_UART_MSGCNTR_ERR_INT_FUNC_SAFE_FS_INTR1_POS   7U
 
#define FUNC_SAFE_MEM_ECC0_ADDR   0x3016U
 
#define FUNC_SAFE_MEM_ECC0_DEFAULT   0x00U
 
#define RESET_MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC0_ADDR   0x3016U
 
#define RESET_MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC0_MASK   0x01U
 
#define RESET_MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC0_POS   0U
 
#define RESET_MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC0_ADDR   0x3016U
 
#define RESET_MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC0_MASK   0x02U
 
#define RESET_MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC0_POS   1U
 
#define MEM_ECC_ERR1_THR_FUNC_SAFE_MEM_ECC0_ADDR   0x3016U
 
#define MEM_ECC_ERR1_THR_FUNC_SAFE_MEM_ECC0_MASK   0x1CU
 
#define MEM_ECC_ERR1_THR_FUNC_SAFE_MEM_ECC0_POS   2U
 
#define MEM_ECC_ERR2_THR_FUNC_SAFE_MEM_ECC0_ADDR   0x3016U
 
#define MEM_ECC_ERR2_THR_FUNC_SAFE_MEM_ECC0_MASK   0xE0U
 
#define MEM_ECC_ERR2_THR_FUNC_SAFE_MEM_ECC0_POS   5U
 
#define FUNC_SAFE_MEM_ECC1_ADDR   0x3017U
 
#define FUNC_SAFE_MEM_ECC1_DEFAULT   0x00U
 
#define MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC1_ADDR   0x3017U
 
#define MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC1_MASK   0xFFU
 
#define MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC1_POS   0U
 
#define FUNC_SAFE_MEM_ECC2_ADDR   0x3018U
 
#define FUNC_SAFE_MEM_ECC2_DEFAULT   0x00U
 
#define MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC2_ADDR   0x3018U
 
#define MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC2_MASK   0xFFU
 
#define MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC2_POS   0U
 
#define FUNC_SAFE_REG_POST0_ADDR   0x3020U
 
#define FUNC_SAFE_REG_POST0_DEFAULT   0x00U
 
#define POST_RUN_LBIST_FUNC_SAFE_REG_POST0_ADDR   0x3020U
 
#define POST_RUN_LBIST_FUNC_SAFE_REG_POST0_MASK   0x01U
 
#define POST_RUN_LBIST_FUNC_SAFE_REG_POST0_POS   0U
 
#define POST_RUN_MBIST_FUNC_SAFE_REG_POST0_ADDR   0x3020U
 
#define POST_RUN_MBIST_FUNC_SAFE_REG_POST0_MASK   0x02U
 
#define POST_RUN_MBIST_FUNC_SAFE_REG_POST0_POS   1U
 
#define POST_LBIST_PASSED_FUNC_SAFE_REG_POST0_ADDR   0x3020U
 
#define POST_LBIST_PASSED_FUNC_SAFE_REG_POST0_MASK   0x20U
 
#define POST_LBIST_PASSED_FUNC_SAFE_REG_POST0_POS   5U
 
#define POST_MBIST_PASSED_FUNC_SAFE_REG_POST0_ADDR   0x3020U
 
#define POST_MBIST_PASSED_FUNC_SAFE_REG_POST0_MASK   0x40U
 
#define POST_MBIST_PASSED_FUNC_SAFE_REG_POST0_POS   6U
 
#define POST_DONE_FUNC_SAFE_REG_POST0_ADDR   0x3020U
 
#define POST_DONE_FUNC_SAFE_REG_POST0_MASK   0x80U
 
#define POST_DONE_FUNC_SAFE_REG_POST0_POS   7U
 
#define FUNC_SAFE_REGCRC8_ADDR   0x3030U
 
#define FUNC_SAFE_REGCRC8_DEFAULT   0xFFU
 
#define SKIP0_LSB_FUNC_SAFE_REGCRC8_ADDR   0x3030U
 
#define SKIP0_LSB_FUNC_SAFE_REGCRC8_MASK   0xFFU
 
#define SKIP0_LSB_FUNC_SAFE_REGCRC8_POS   0U
 
#define FUNC_SAFE_REGCRC9_ADDR   0x3031U
 
#define FUNC_SAFE_REGCRC9_DEFAULT   0xFFU
 
#define SKIP0_MSB_FUNC_SAFE_REGCRC9_ADDR   0x3031U
 
#define SKIP0_MSB_FUNC_SAFE_REGCRC9_MASK   0xFFU
 
#define SKIP0_MSB_FUNC_SAFE_REGCRC9_POS   0U
 
#define FUNC_SAFE_REGCRC10_ADDR   0x3032U
 
#define FUNC_SAFE_REGCRC10_DEFAULT   0xFFU
 
#define SKIP1_LSB_FUNC_SAFE_REGCRC10_ADDR   0x3032U
 
#define SKIP1_LSB_FUNC_SAFE_REGCRC10_MASK   0xFFU
 
#define SKIP1_LSB_FUNC_SAFE_REGCRC10_POS   0U
 
#define FUNC_SAFE_REGCRC11_ADDR   0x3033U
 
#define FUNC_SAFE_REGCRC11_DEFAULT   0xFFU
 
#define SKIP1_MSB_FUNC_SAFE_REGCRC11_ADDR   0x3033U
 
#define SKIP1_MSB_FUNC_SAFE_REGCRC11_MASK   0xFFU
 
#define SKIP1_MSB_FUNC_SAFE_REGCRC11_POS   0U
 
#define FUNC_SAFE_REGCRC12_ADDR   0x3034U
 
#define FUNC_SAFE_REGCRC12_DEFAULT   0xFFU
 
#define SKIP2_LSB_FUNC_SAFE_REGCRC12_ADDR   0x3034U
 
#define SKIP2_LSB_FUNC_SAFE_REGCRC12_MASK   0xFFU
 
#define SKIP2_LSB_FUNC_SAFE_REGCRC12_POS   0U
 
#define FUNC_SAFE_REGCRC13_ADDR   0x3035U
 
#define FUNC_SAFE_REGCRC13_DEFAULT   0xFFU
 
#define SKIP2_MSB_FUNC_SAFE_REGCRC13_ADDR   0x3035U
 
#define SKIP2_MSB_FUNC_SAFE_REGCRC13_MASK   0xFFU
 
#define SKIP2_MSB_FUNC_SAFE_REGCRC13_POS   0U
 
#define FUNC_SAFE_REGCRC14_ADDR   0x3036U
 
#define FUNC_SAFE_REGCRC14_DEFAULT   0xFFU
 
#define SKIP3_LSB_FUNC_SAFE_REGCRC14_ADDR   0x3036U
 
#define SKIP3_LSB_FUNC_SAFE_REGCRC14_MASK   0xFFU
 
#define SKIP3_LSB_FUNC_SAFE_REGCRC14_POS   0U
 
#define FUNC_SAFE_REGCRC15_ADDR   0x3037U
 
#define FUNC_SAFE_REGCRC15_DEFAULT   0xFFU
 
#define SKIP3_MSB_FUNC_SAFE_REGCRC15_ADDR   0x3037U
 
#define SKIP3_MSB_FUNC_SAFE_REGCRC15_MASK   0xFFU
 
#define SKIP3_MSB_FUNC_SAFE_REGCRC15_POS   0U
 
#define FUNC_SAFE_REGCRC16_ADDR   0x3038U
 
#define FUNC_SAFE_REGCRC16_DEFAULT   0xFFU
 
#define SKIP4_LSB_FUNC_SAFE_REGCRC16_ADDR   0x3038U
 
#define SKIP4_LSB_FUNC_SAFE_REGCRC16_MASK   0xFFU
 
#define SKIP4_LSB_FUNC_SAFE_REGCRC16_POS   0U
 
#define FUNC_SAFE_REGCRC17_ADDR   0x3039U
 
#define FUNC_SAFE_REGCRC17_DEFAULT   0xFFU
 
#define SKIP4_MSB_FUNC_SAFE_REGCRC17_ADDR   0x3039U
 
#define SKIP4_MSB_FUNC_SAFE_REGCRC17_MASK   0xFFU
 
#define SKIP4_MSB_FUNC_SAFE_REGCRC17_POS   0U
 
#define FUNC_SAFE_REGCRC18_ADDR   0x303AU
 
#define FUNC_SAFE_REGCRC18_DEFAULT   0xFFU
 
#define SKIP5_LSB_FUNC_SAFE_REGCRC18_ADDR   0x303AU
 
#define SKIP5_LSB_FUNC_SAFE_REGCRC18_MASK   0xFFU
 
#define SKIP5_LSB_FUNC_SAFE_REGCRC18_POS   0U
 
#define FUNC_SAFE_REGCRC19_ADDR   0x303BU
 
#define FUNC_SAFE_REGCRC19_DEFAULT   0xFFU
 
#define SKIP5_MSB_FUNC_SAFE_REGCRC19_ADDR   0x303BU
 
#define SKIP5_MSB_FUNC_SAFE_REGCRC19_MASK   0xFFU
 
#define SKIP5_MSB_FUNC_SAFE_REGCRC19_POS   0U
 
#define FUNC_SAFE_REGCRC20_ADDR   0x303CU
 
#define FUNC_SAFE_REGCRC20_DEFAULT   0xFFU
 
#define SKIP6_LSB_FUNC_SAFE_REGCRC20_ADDR   0x303CU
 
#define SKIP6_LSB_FUNC_SAFE_REGCRC20_MASK   0xFFU
 
#define SKIP6_LSB_FUNC_SAFE_REGCRC20_POS   0U
 
#define FUNC_SAFE_REGCRC21_ADDR   0x303DU
 
#define FUNC_SAFE_REGCRC21_DEFAULT   0xFFU
 
#define SKIP6_MSB_FUNC_SAFE_REGCRC21_ADDR   0x303DU
 
#define SKIP6_MSB_FUNC_SAFE_REGCRC21_MASK   0xFFU
 
#define SKIP6_MSB_FUNC_SAFE_REGCRC21_POS   0U
 
#define FUNC_SAFE_REGCRC22_ADDR   0x303EU
 
#define FUNC_SAFE_REGCRC22_DEFAULT   0xFFU
 
#define SKIP7_LSB_FUNC_SAFE_REGCRC22_ADDR   0x303EU
 
#define SKIP7_LSB_FUNC_SAFE_REGCRC22_MASK   0xFFU
 
#define SKIP7_LSB_FUNC_SAFE_REGCRC22_POS   0U
 
#define FUNC_SAFE_REGCRC23_ADDR   0x303FU
 
#define FUNC_SAFE_REGCRC23_DEFAULT   0xFFU
 
#define SKIP7_MSB_FUNC_SAFE_REGCRC23_ADDR   0x303FU
 
#define SKIP7_MSB_FUNC_SAFE_REGCRC23_MASK   0xFFU
 
#define SKIP7_MSB_FUNC_SAFE_REGCRC23_POS   0U
 
#define FUNC_SAFE_CC_RTTN_ERR_ADDR   0x304FU
 
#define FUNC_SAFE_CC_RTTN_ERR_DEFAULT   0x00U
 
#define INJECT_RTTN_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_ADDR   0x304FU
 
#define INJECT_RTTN_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_MASK   0x01U
 
#define INJECT_RTTN_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_POS   0U
 
#define INJECT_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_ADDR   0x304FU
 
#define INJECT_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_MASK   0x02U
 
#define INJECT_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_POS   1U
 
#define RESET_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_ADDR   0x304FU
 
#define RESET_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_MASK   0x04U
 
#define RESET_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_POS   2U
 
#define TCTRL_EXT_CTRL9_ADDR   0x5009U
 
#define TCTRL_EXT_CTRL9_DEFAULT   0x00U
 
#define LOCKED_B_TCTRL_EXT_CTRL9_ADDR   0x5009U
 
#define LOCKED_B_TCTRL_EXT_CTRL9_MASK   0x08U
 
#define LOCKED_B_TCTRL_EXT_CTRL9_POS   3U
 
#define TCTRL_EXT_INTR10_ADDR   0x5010U
 
#define TCTRL_EXT_INTR10_DEFAULT   0x88U
 
#define VDD_OV_OEN_TCTRL_EXT_INTR10_ADDR   0x5010U
 
#define VDD_OV_OEN_TCTRL_EXT_INTR10_MASK   0x01U
 
#define VDD_OV_OEN_TCTRL_EXT_INTR10_POS   0U
 
#define PKT_CNT_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U
 
#define PKT_CNT_OEN_B_TCTRL_EXT_INTR10_MASK   0x02U
 
#define PKT_CNT_OEN_B_TCTRL_EXT_INTR10_POS   1U
 
#define RT_CNT_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U
 
#define RT_CNT_OEN_B_TCTRL_EXT_INTR10_MASK   0x04U
 
#define RT_CNT_OEN_B_TCTRL_EXT_INTR10_POS   2U
 
#define MAX_RT_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U
 
#define MAX_RT_OEN_B_TCTRL_EXT_INTR10_MASK   0x08U
 
#define MAX_RT_OEN_B_TCTRL_EXT_INTR10_POS   3U
 
#define VDD18_OV_OEN_TCTRL_EXT_INTR10_ADDR   0x5010U
 
#define VDD18_OV_OEN_TCTRL_EXT_INTR10_MASK   0x10U
 
#define VDD18_OV_OEN_TCTRL_EXT_INTR10_POS   4U
 
#define FEC_RX_ERR_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U
 
#define FEC_RX_ERR_OEN_B_TCTRL_EXT_INTR10_MASK   0x20U
 
#define FEC_RX_ERR_OEN_B_TCTRL_EXT_INTR10_POS   5U
 
#define IDLE_ERR_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U
 
#define IDLE_ERR_OEN_B_TCTRL_EXT_INTR10_MASK   0x40U
 
#define IDLE_ERR_OEN_B_TCTRL_EXT_INTR10_POS   6U
 
#define RTTN_CRC_ERR_OEN_TCTRL_EXT_INTR10_ADDR   0x5010U
 
#define RTTN_CRC_ERR_OEN_TCTRL_EXT_INTR10_MASK   0x80U
 
#define RTTN_CRC_ERR_OEN_TCTRL_EXT_INTR10_POS   7U
 
#define TCTRL_EXT_INTR11_ADDR   0x5011U
 
#define TCTRL_EXT_INTR11_DEFAULT   0x00U
 
#define VDD_OV_FLAG_TCTRL_EXT_INTR11_ADDR   0x5011U
 
#define VDD_OV_FLAG_TCTRL_EXT_INTR11_MASK   0x01U
 
#define VDD_OV_FLAG_TCTRL_EXT_INTR11_POS   0U
 
#define PKT_CNT_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U
 
#define PKT_CNT_FLAG_B_TCTRL_EXT_INTR11_MASK   0x02U
 
#define PKT_CNT_FLAG_B_TCTRL_EXT_INTR11_POS   1U
 
#define RT_CNT_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U
 
#define RT_CNT_FLAG_B_TCTRL_EXT_INTR11_MASK   0x04U
 
#define RT_CNT_FLAG_B_TCTRL_EXT_INTR11_POS   2U
 
#define MAX_RT_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U
 
#define MAX_RT_FLAG_B_TCTRL_EXT_INTR11_MASK   0x08U
 
#define MAX_RT_FLAG_B_TCTRL_EXT_INTR11_POS   3U
 
#define VDD18_OV_FLAG_TCTRL_EXT_INTR11_ADDR   0x5011U
 
#define VDD18_OV_FLAG_TCTRL_EXT_INTR11_MASK   0x10U
 
#define VDD18_OV_FLAG_TCTRL_EXT_INTR11_POS   4U
 
#define FEC_RX_ERR_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U
 
#define FEC_RX_ERR_FLAG_B_TCTRL_EXT_INTR11_MASK   0x20U
 
#define FEC_RX_ERR_FLAG_B_TCTRL_EXT_INTR11_POS   5U
 
#define IDLE_ERR_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U
 
#define IDLE_ERR_FLAG_B_TCTRL_EXT_INTR11_MASK   0x40U
 
#define IDLE_ERR_FLAG_B_TCTRL_EXT_INTR11_POS   6U
 
#define RTTN_CRC_INT_TCTRL_EXT_INTR11_ADDR   0x5011U
 
#define RTTN_CRC_INT_TCTRL_EXT_INTR11_MASK   0x80U
 
#define RTTN_CRC_INT_TCTRL_EXT_INTR11_POS   7U
 
#define TCTRL_EXT_INTR13_ADDR   0x5012U
 
#define TCTRL_EXT_INTR13_DEFAULT   0x00U
 
#define LOSS_OF_LOCK_OEN_TCTRL_EXT_INTR13_ADDR   0x5012U
 
#define LOSS_OF_LOCK_OEN_TCTRL_EXT_INTR13_MASK   0x01U
 
#define LOSS_OF_LOCK_OEN_TCTRL_EXT_INTR13_POS   0U
 
#define VIDEO_MEM_OVERFLOW_OEN_TCTRL_EXT_INTR13_ADDR   0x5012U
 
#define VIDEO_MEM_OVERFLOW_OEN_TCTRL_EXT_INTR13_MASK   0x02U
 
#define VIDEO_MEM_OVERFLOW_OEN_TCTRL_EXT_INTR13_POS   1U
 
#define FEC_A_INACTIVE_OEN_TCTRL_EXT_INTR13_ADDR   0x5012U
 
#define FEC_A_INACTIVE_OEN_TCTRL_EXT_INTR13_MASK   0x40U
 
#define FEC_A_INACTIVE_OEN_TCTRL_EXT_INTR13_POS   6U
 
#define FEC_B_INACTIVE_OEN_TCTRL_EXT_INTR13_ADDR   0x5012U
 
#define FEC_B_INACTIVE_OEN_TCTRL_EXT_INTR13_MASK   0x80U
 
#define FEC_B_INACTIVE_OEN_TCTRL_EXT_INTR13_POS   7U
 
#define TCTRL_EXT_INTR14_ADDR   0x5013U
 
#define TCTRL_EXT_INTR14_DEFAULT   0x00U
 
#define LOSS_OF_LOCK_FLAG_TCTRL_EXT_INTR14_ADDR   0x5013U
 
#define LOSS_OF_LOCK_FLAG_TCTRL_EXT_INTR14_MASK   0x01U
 
#define LOSS_OF_LOCK_FLAG_TCTRL_EXT_INTR14_POS   0U
 
#define VIDEO_MEM_OVERFLOW_TCTRL_EXT_INTR14_ADDR   0x5013U
 
#define VIDEO_MEM_OVERFLOW_TCTRL_EXT_INTR14_MASK   0x02U
 
#define VIDEO_MEM_OVERFLOW_TCTRL_EXT_INTR14_POS   1U
 
#define FEC_A_INACTIVE_TCTRL_EXT_INTR14_ADDR   0x5013U
 
#define FEC_A_INACTIVE_TCTRL_EXT_INTR14_MASK   0x40U
 
#define FEC_A_INACTIVE_TCTRL_EXT_INTR14_POS   6U
 
#define FEC_B_INACTIVE_TCTRL_EXT_INTR14_ADDR   0x5013U
 
#define FEC_B_INACTIVE_TCTRL_EXT_INTR14_MASK   0x80U
 
#define FEC_B_INACTIVE_TCTRL_EXT_INTR14_POS   7U
 
#define TCTRL_EXT_INTR12_ADDR   0x5018U
 
#define TCTRL_EXT_INTR12_DEFAULT   0x1FU
 
#define ERR_RX_ID_B_TCTRL_EXT_INTR12_ADDR   0x5018U
 
#define ERR_RX_ID_B_TCTRL_EXT_INTR12_MASK   0x1FU
 
#define ERR_RX_ID_B_TCTRL_EXT_INTR12_POS   0U
 
#define TCTRL_EXT_CNT2_ADDR   0x5024U
 
#define TCTRL_EXT_CNT2_DEFAULT   0x00U
 
#define IDLE_ERR_B_TCTRL_EXT_CNT2_ADDR   0x5024U
 
#define IDLE_ERR_B_TCTRL_EXT_CNT2_MASK   0xFFU
 
#define IDLE_ERR_B_TCTRL_EXT_CNT2_POS   0U
 
#define TCTRL_EXT_CNT3_ADDR   0x5025U
 
#define TCTRL_EXT_CNT3_DEFAULT   0x00U
 
#define PKT_CNT_B_TCTRL_EXT_CNT3_ADDR   0x5025U
 
#define PKT_CNT_B_TCTRL_EXT_CNT3_MASK   0xFFU
 
#define PKT_CNT_B_TCTRL_EXT_CNT3_POS   0U
 
#define VID_RX_EXT_Y_VIDEO_RX13_ADDR   0x501AU
 
#define VID_RX_EXT_Y_VIDEO_RX13_DEFAULT   0x00U
 
#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Y_VIDEO_RX13_ADDR   0x501AU
 
#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Y_VIDEO_RX13_MASK   0x01U
 
#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Y_VIDEO_RX13_POS   0U
 
#define VID_RX_EXT_Y_VIDEO_RX14_ADDR   0x501BU
 
#define VID_RX_EXT_Y_VIDEO_RX14_DEFAULT   0x00U
 
#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Y_VIDEO_RX14_ADDR   0x501BU
 
#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Y_VIDEO_RX14_MASK   0x01U
 
#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Y_VIDEO_RX14_POS   0U
 
#define VID_RX_EXT_Z_VIDEO_RX13_ADDR   0x5020U
 
#define VID_RX_EXT_Z_VIDEO_RX13_DEFAULT   0x00U
 
#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Z_VIDEO_RX13_ADDR   0x5020U
 
#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Z_VIDEO_RX13_MASK   0x01U
 
#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Z_VIDEO_RX13_POS   0U
 
#define VID_RX_EXT_Z_VIDEO_RX14_ADDR   0x5021U
 
#define VID_RX_EXT_Z_VIDEO_RX14_DEFAULT   0x00U
 
#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Z_VIDEO_RX14_ADDR   0x5021U
 
#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Z_VIDEO_RX14_MASK   0x01U
 
#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Z_VIDEO_RX14_POS   0U
 
#define GMSL_B_TX0_ADDR   0x5028U
 
#define GMSL_B_TX0_DEFAULT   0x60U
 
#define RX_FEC_EN_GMSL_B_TX0_ADDR   0x5028U
 
#define RX_FEC_EN_GMSL_B_TX0_MASK   0x02U
 
#define RX_FEC_EN_GMSL_B_TX0_POS   1U
 
#define GMSL_B_TX1_ADDR   0x5029U
 
#define GMSL_B_TX1_DEFAULT   0x08U
 
#define ERRG_EN_B_GMSL_B_TX1_ADDR   0x5029U
 
#define ERRG_EN_B_GMSL_B_TX1_MASK   0x10U
 
#define ERRG_EN_B_GMSL_B_TX1_POS   4U
 
#define LINK_PRBS_GEN_GMSL_B_TX1_ADDR   0x5029U
 
#define LINK_PRBS_GEN_GMSL_B_TX1_MASK   0x80U
 
#define LINK_PRBS_GEN_GMSL_B_TX1_POS   7U
 
#define GMSL_B_TX2_ADDR   0x502AU
 
#define GMSL_B_TX2_DEFAULT   0x20U
 
#define ERRG_PER_GMSL_B_TX2_ADDR   0x502AU
 
#define ERRG_PER_GMSL_B_TX2_MASK   0x01U
 
#define ERRG_PER_GMSL_B_TX2_POS   0U
 
#define ERRG_BURST_GMSL_B_TX2_ADDR   0x502AU
 
#define ERRG_BURST_GMSL_B_TX2_MASK   0x0EU
 
#define ERRG_BURST_GMSL_B_TX2_POS   1U
 
#define ERRG_RATE_GMSL_B_TX2_ADDR   0x502AU
 
#define ERRG_RATE_GMSL_B_TX2_MASK   0x30U
 
#define ERRG_RATE_GMSL_B_TX2_POS   4U
 
#define ERRG_CNT_GMSL_B_TX2_ADDR   0x502AU
 
#define ERRG_CNT_GMSL_B_TX2_MASK   0xC0U
 
#define ERRG_CNT_GMSL_B_TX2_POS   6U
 
#define GMSL_B_TX3_ADDR   0x502BU
 
#define GMSL_B_TX3_DEFAULT   0x44U
 
#define RX_FEC_ACTIVE_GMSL_B_TX3_ADDR   0x502BU
 
#define RX_FEC_ACTIVE_GMSL_B_TX3_MASK   0x20U
 
#define RX_FEC_ACTIVE_GMSL_B_TX3_POS   5U
 
#define GMSL_B_RX0_ADDR   0x502CU
 
#define GMSL_B_RX0_DEFAULT   0x00U
 
#define PKT_CNT_SEL_GMSL_B_RX0_ADDR   0x502CU
 
#define PKT_CNT_SEL_GMSL_B_RX0_MASK   0x0FU
 
#define PKT_CNT_SEL_GMSL_B_RX0_POS   0U
 
#define PKT_CNT_LBW_GMSL_B_RX0_ADDR   0x502CU
 
#define PKT_CNT_LBW_GMSL_B_RX0_MASK   0xC0U
 
#define PKT_CNT_LBW_GMSL_B_RX0_POS   6U
 
#define GMSL_B_GPIOA_ADDR   0x5030U
 
#define GMSL_B_GPIOA_DEFAULT   0x41U
 
#define GPIO_FWD_CDLY_GMSL_B_GPIOA_ADDR   0x5030U
 
#define GPIO_FWD_CDLY_GMSL_B_GPIOA_MASK   0x3FU
 
#define GPIO_FWD_CDLY_GMSL_B_GPIOA_POS   0U
 
#define GMSL_B_GPIOB_ADDR   0x5031U
 
#define GMSL_B_GPIOB_DEFAULT   0x88U
 
#define GPIO_REV_CDLY_GMSL_B_GPIOB_ADDR   0x5031U
 
#define GPIO_REV_CDLY_GMSL_B_GPIOB_MASK   0x3FU
 
#define GPIO_REV_CDLY_GMSL_B_GPIOB_POS   0U
 
#define GPIO_TX_WNDW_GMSL_B_GPIOB_ADDR   0x5031U
 
#define GPIO_TX_WNDW_GMSL_B_GPIOB_MASK   0xC0U
 
#define GPIO_TX_WNDW_GMSL_B_GPIOB_POS   6U
 
#define CFGH_B_VIDEO_X_RX0_ADDR   0x5050U
 
#define CFGH_B_VIDEO_X_RX0_DEFAULT   0x00U
 
#define STR_SEL_B_CFGH_B_VIDEO_X_RX0_ADDR   0x5050U
 
#define STR_SEL_B_CFGH_B_VIDEO_X_RX0_MASK   0x03U
 
#define STR_SEL_B_CFGH_B_VIDEO_X_RX0_POS   0U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_X_RX0_ADDR   0x5050U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_X_RX0_MASK   0x80U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_X_RX0_POS   7U
 
#define CFGH_B_VIDEO_Y_RX0_ADDR   0x5051U
 
#define CFGH_B_VIDEO_Y_RX0_DEFAULT   0x01U
 
#define STR_SEL_B_CFGH_B_VIDEO_Y_RX0_ADDR   0x5051U
 
#define STR_SEL_B_CFGH_B_VIDEO_Y_RX0_MASK   0x03U
 
#define STR_SEL_B_CFGH_B_VIDEO_Y_RX0_POS   0U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_Y_RX0_ADDR   0x5051U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_Y_RX0_MASK   0x80U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_Y_RX0_POS   7U
 
#define CFGH_B_VIDEO_Z_RX0_ADDR   0x5052U
 
#define CFGH_B_VIDEO_Z_RX0_DEFAULT   0x02U
 
#define STR_SEL_B_CFGH_B_VIDEO_Z_RX0_ADDR   0x5052U
 
#define STR_SEL_B_CFGH_B_VIDEO_Z_RX0_MASK   0x03U
 
#define STR_SEL_B_CFGH_B_VIDEO_Z_RX0_POS   0U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_Z_RX0_ADDR   0x5052U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_Z_RX0_MASK   0x80U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_Z_RX0_POS   7U
 
#define CFGH_B_VIDEO_U_RX0_ADDR   0x5053U
 
#define CFGH_B_VIDEO_U_RX0_DEFAULT   0x03U
 
#define STR_SEL_B_CFGH_B_VIDEO_U_RX0_ADDR   0x5053U
 
#define STR_SEL_B_CFGH_B_VIDEO_U_RX0_MASK   0x03U
 
#define STR_SEL_B_CFGH_B_VIDEO_U_RX0_POS   0U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_U_RX0_ADDR   0x5053U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_U_RX0_MASK   0x80U
 
#define RX_CRC_EN_B_CFGH_B_VIDEO_U_RX0_POS   7U
 
#define CFGI_B_INFOFR_TR0_ADDR   0x5060U
 
#define CFGI_B_INFOFR_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_B_CFGI_B_INFOFR_TR0_ADDR   0x5060U
 
#define PRIO_CFG_B_CFGI_B_INFOFR_TR0_MASK   0x03U
 
#define PRIO_CFG_B_CFGI_B_INFOFR_TR0_POS   0U
 
#define PRIO_VAL_B_CFGI_B_INFOFR_TR0_ADDR   0x5060U
 
#define PRIO_VAL_B_CFGI_B_INFOFR_TR0_MASK   0x0CU
 
#define PRIO_VAL_B_CFGI_B_INFOFR_TR0_POS   2U
 
#define RX_CRC_EN_B_CFGI_B_INFOFR_TR0_ADDR   0x5060U
 
#define RX_CRC_EN_B_CFGI_B_INFOFR_TR0_MASK   0x40U
 
#define RX_CRC_EN_B_CFGI_B_INFOFR_TR0_POS   6U
 
#define TX_CRC_EN_B_CFGI_B_INFOFR_TR0_ADDR   0x5060U
 
#define TX_CRC_EN_B_CFGI_B_INFOFR_TR0_MASK   0x80U
 
#define TX_CRC_EN_B_CFGI_B_INFOFR_TR0_POS   7U
 
#define CFGI_B_INFOFR_TR1_ADDR   0x5061U
 
#define CFGI_B_INFOFR_TR1_DEFAULT   0xB0U
 
#define BW_VAL_B_CFGI_B_INFOFR_TR1_ADDR   0x5061U
 
#define BW_VAL_B_CFGI_B_INFOFR_TR1_MASK   0x3FU
 
#define BW_VAL_B_CFGI_B_INFOFR_TR1_POS   0U
 
#define BW_MULT_B_CFGI_B_INFOFR_TR1_ADDR   0x5061U
 
#define BW_MULT_B_CFGI_B_INFOFR_TR1_MASK   0xC0U
 
#define BW_MULT_B_CFGI_B_INFOFR_TR1_POS   6U
 
#define CFGI_B_INFOFR_TR3_ADDR   0x5063U
 
#define CFGI_B_INFOFR_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_B_CFGI_B_INFOFR_TR3_ADDR   0x5063U
 
#define TX_SRC_ID_B_CFGI_B_INFOFR_TR3_MASK   0x07U
 
#define TX_SRC_ID_B_CFGI_B_INFOFR_TR3_POS   0U
 
#define CFGI_B_INFOFR_TR4_ADDR   0x5064U
 
#define CFGI_B_INFOFR_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_B_CFGI_B_INFOFR_TR4_ADDR   0x5064U
 
#define RX_SRC_SEL_B_CFGI_B_INFOFR_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_B_CFGI_B_INFOFR_TR4_POS   0U
 
#define CFGC_B_CC_TR0_ADDR   0x5070U
 
#define CFGC_B_CC_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_B_CFGC_B_CC_TR0_ADDR   0x5070U
 
#define PRIO_CFG_B_CFGC_B_CC_TR0_MASK   0x03U
 
#define PRIO_CFG_B_CFGC_B_CC_TR0_POS   0U
 
#define PRIO_VAL_B_CFGC_B_CC_TR0_ADDR   0x5070U
 
#define PRIO_VAL_B_CFGC_B_CC_TR0_MASK   0x0CU
 
#define PRIO_VAL_B_CFGC_B_CC_TR0_POS   2U
 
#define RX_CRC_EN_B_CFGC_B_CC_TR0_ADDR   0x5070U
 
#define RX_CRC_EN_B_CFGC_B_CC_TR0_MASK   0x40U
 
#define RX_CRC_EN_B_CFGC_B_CC_TR0_POS   6U
 
#define TX_CRC_EN_B_CFGC_B_CC_TR0_ADDR   0x5070U
 
#define TX_CRC_EN_B_CFGC_B_CC_TR0_MASK   0x80U
 
#define TX_CRC_EN_B_CFGC_B_CC_TR0_POS   7U
 
#define CFGC_B_CC_TR1_ADDR   0x5071U
 
#define CFGC_B_CC_TR1_DEFAULT   0xB0U
 
#define BW_VAL_B_CFGC_B_CC_TR1_ADDR   0x5071U
 
#define BW_VAL_B_CFGC_B_CC_TR1_MASK   0x3FU
 
#define BW_VAL_B_CFGC_B_CC_TR1_POS   0U
 
#define BW_MULT_B_CFGC_B_CC_TR1_ADDR   0x5071U
 
#define BW_MULT_B_CFGC_B_CC_TR1_MASK   0xC0U
 
#define BW_MULT_B_CFGC_B_CC_TR1_POS   6U
 
#define CFGC_B_CC_TR3_ADDR   0x5073U
 
#define CFGC_B_CC_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_B_CFGC_B_CC_TR3_ADDR   0x5073U
 
#define TX_SRC_ID_B_CFGC_B_CC_TR3_MASK   0x07U
 
#define TX_SRC_ID_B_CFGC_B_CC_TR3_POS   0U
 
#define CFGC_B_CC_TR4_ADDR   0x5074U
 
#define CFGC_B_CC_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_B_CFGC_B_CC_TR4_ADDR   0x5074U
 
#define RX_SRC_SEL_B_CFGC_B_CC_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_B_CFGC_B_CC_TR4_POS   0U
 
#define CFGC_B_CC_ARQ0_ADDR   0x5075U
 
#define CFGC_B_CC_ARQ0_DEFAULT   0x98U
 
#define DIS_DBL_ACK_RETX_B_CFGC_B_CC_ARQ0_ADDR   0x5075U
 
#define DIS_DBL_ACK_RETX_B_CFGC_B_CC_ARQ0_MASK   0x04U
 
#define DIS_DBL_ACK_RETX_B_CFGC_B_CC_ARQ0_POS   2U
 
#define EN_B_CFGC_B_CC_ARQ0_ADDR   0x5075U
 
#define EN_B_CFGC_B_CC_ARQ0_MASK   0x08U
 
#define EN_B_CFGC_B_CC_ARQ0_POS   3U
 
#define CFGC_B_CC_ARQ1_ADDR   0x5076U
 
#define CFGC_B_CC_ARQ1_DEFAULT   0x72U
 
#define RT_CNT_OEN_B_CFGC_B_CC_ARQ1_ADDR   0x5076U
 
#define RT_CNT_OEN_B_CFGC_B_CC_ARQ1_MASK   0x01U
 
#define RT_CNT_OEN_B_CFGC_B_CC_ARQ1_POS   0U
 
#define MAX_RT_ERR_OEN_B_CFGC_B_CC_ARQ1_ADDR   0x5076U
 
#define MAX_RT_ERR_OEN_B_CFGC_B_CC_ARQ1_MASK   0x02U
 
#define MAX_RT_ERR_OEN_B_CFGC_B_CC_ARQ1_POS   1U
 
#define CFGC_B_CC_ARQ2_ADDR   0x5077U
 
#define CFGC_B_CC_ARQ2_DEFAULT   0x00U
 
#define RT_CNT_B_CFGC_B_CC_ARQ2_ADDR   0x5077U
 
#define RT_CNT_B_CFGC_B_CC_ARQ2_MASK   0x7FU
 
#define RT_CNT_B_CFGC_B_CC_ARQ2_POS   0U
 
#define MAX_RT_ERR_B_CFGC_B_CC_ARQ2_ADDR   0x5077U
 
#define MAX_RT_ERR_B_CFGC_B_CC_ARQ2_MASK   0x80U
 
#define MAX_RT_ERR_B_CFGC_B_CC_ARQ2_POS   7U
 
#define CFGL_B_GPIO_TR0_ADDR   0x5078U
 
#define CFGL_B_GPIO_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_B_CFGL_B_GPIO_TR0_ADDR   0x5078U
 
#define PRIO_CFG_B_CFGL_B_GPIO_TR0_MASK   0x03U
 
#define PRIO_CFG_B_CFGL_B_GPIO_TR0_POS   0U
 
#define PRIO_VAL_B_CFGL_B_GPIO_TR0_ADDR   0x5078U
 
#define PRIO_VAL_B_CFGL_B_GPIO_TR0_MASK   0x0CU
 
#define PRIO_VAL_B_CFGL_B_GPIO_TR0_POS   2U
 
#define RX_CRC_EN_B_CFGL_B_GPIO_TR0_ADDR   0x5078U
 
#define RX_CRC_EN_B_CFGL_B_GPIO_TR0_MASK   0x40U
 
#define RX_CRC_EN_B_CFGL_B_GPIO_TR0_POS   6U
 
#define TX_CRC_EN_B_CFGL_B_GPIO_TR0_ADDR   0x5078U
 
#define TX_CRC_EN_B_CFGL_B_GPIO_TR0_MASK   0x80U
 
#define TX_CRC_EN_B_CFGL_B_GPIO_TR0_POS   7U
 
#define CFGL_B_GPIO_TR1_ADDR   0x5079U
 
#define CFGL_B_GPIO_TR1_DEFAULT   0xB0U
 
#define BW_VAL_B_CFGL_B_GPIO_TR1_ADDR   0x5079U
 
#define BW_VAL_B_CFGL_B_GPIO_TR1_MASK   0x3FU
 
#define BW_VAL_B_CFGL_B_GPIO_TR1_POS   0U
 
#define BW_MULT_B_CFGL_B_GPIO_TR1_ADDR   0x5079U
 
#define BW_MULT_B_CFGL_B_GPIO_TR1_MASK   0xC0U
 
#define BW_MULT_B_CFGL_B_GPIO_TR1_POS   6U
 
#define CFGL_B_GPIO_TR3_ADDR   0x507BU
 
#define CFGL_B_GPIO_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_B_CFGL_B_GPIO_TR3_ADDR   0x507BU
 
#define TX_SRC_ID_B_CFGL_B_GPIO_TR3_MASK   0x07U
 
#define TX_SRC_ID_B_CFGL_B_GPIO_TR3_POS   0U
 
#define CFGL_B_GPIO_TR4_ADDR   0x507CU
 
#define CFGL_B_GPIO_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_B_CFGL_B_GPIO_TR4_ADDR   0x507CU
 
#define RX_SRC_SEL_B_CFGL_B_GPIO_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_B_CFGL_B_GPIO_TR4_POS   0U
 
#define CFGL_B_GPIO_ARQ0_ADDR   0x507DU
 
#define CFGL_B_GPIO_ARQ0_DEFAULT   0x98U
 
#define DIS_DBL_ACK_RETX_B_CFGL_B_GPIO_ARQ0_ADDR   0x507DU
 
#define DIS_DBL_ACK_RETX_B_CFGL_B_GPIO_ARQ0_MASK   0x04U
 
#define DIS_DBL_ACK_RETX_B_CFGL_B_GPIO_ARQ0_POS   2U
 
#define EN_B_CFGL_B_GPIO_ARQ0_ADDR   0x507DU
 
#define EN_B_CFGL_B_GPIO_ARQ0_MASK   0x08U
 
#define EN_B_CFGL_B_GPIO_ARQ0_POS   3U
 
#define CFGL_B_GPIO_ARQ1_ADDR   0x507EU
 
#define CFGL_B_GPIO_ARQ1_DEFAULT   0x72U
 
#define RT_CNT_OEN_B_CFGL_B_GPIO_ARQ1_ADDR   0x507EU
 
#define RT_CNT_OEN_B_CFGL_B_GPIO_ARQ1_MASK   0x01U
 
#define RT_CNT_OEN_B_CFGL_B_GPIO_ARQ1_POS   0U
 
#define MAX_RT_ERR_OEN_B_CFGL_B_GPIO_ARQ1_ADDR   0x507EU
 
#define MAX_RT_ERR_OEN_B_CFGL_B_GPIO_ARQ1_MASK   0x02U
 
#define MAX_RT_ERR_OEN_B_CFGL_B_GPIO_ARQ1_POS   1U
 
#define CFGL_B_GPIO_ARQ2_ADDR   0x507FU
 
#define CFGL_B_GPIO_ARQ2_DEFAULT   0x00U
 
#define RT_CNT_B_CFGL_B_GPIO_ARQ2_ADDR   0x507FU
 
#define RT_CNT_B_CFGL_B_GPIO_ARQ2_MASK   0x7FU
 
#define RT_CNT_B_CFGL_B_GPIO_ARQ2_POS   0U
 
#define MAX_RT_ERR_B_CFGL_B_GPIO_ARQ2_ADDR   0x507FU
 
#define MAX_RT_ERR_B_CFGL_B_GPIO_ARQ2_MASK   0x80U
 
#define MAX_RT_ERR_B_CFGL_B_GPIO_ARQ2_POS   7U
 
#define CFGC_B_IIC_X_TR0_ADDR   0x5080U
 
#define CFGC_B_IIC_X_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_B_CFGC_B_IIC_X_TR0_ADDR   0x5080U
 
#define PRIO_CFG_B_CFGC_B_IIC_X_TR0_MASK   0x03U
 
#define PRIO_CFG_B_CFGC_B_IIC_X_TR0_POS   0U
 
#define PRIO_VAL_B_CFGC_B_IIC_X_TR0_ADDR   0x5080U
 
#define PRIO_VAL_B_CFGC_B_IIC_X_TR0_MASK   0x0CU
 
#define PRIO_VAL_B_CFGC_B_IIC_X_TR0_POS   2U
 
#define RX_CRC_EN_B_CFGC_B_IIC_X_TR0_ADDR   0x5080U
 
#define RX_CRC_EN_B_CFGC_B_IIC_X_TR0_MASK   0x40U
 
#define RX_CRC_EN_B_CFGC_B_IIC_X_TR0_POS   6U
 
#define TX_CRC_EN_B_CFGC_B_IIC_X_TR0_ADDR   0x5080U
 
#define TX_CRC_EN_B_CFGC_B_IIC_X_TR0_MASK   0x80U
 
#define TX_CRC_EN_B_CFGC_B_IIC_X_TR0_POS   7U
 
#define CFGC_B_IIC_X_TR1_ADDR   0x5081U
 
#define CFGC_B_IIC_X_TR1_DEFAULT   0xB0U
 
#define BW_VAL_B_CFGC_B_IIC_X_TR1_ADDR   0x5081U
 
#define BW_VAL_B_CFGC_B_IIC_X_TR1_MASK   0x3FU
 
#define BW_VAL_B_CFGC_B_IIC_X_TR1_POS   0U
 
#define BW_MULT_B_CFGC_B_IIC_X_TR1_ADDR   0x5081U
 
#define BW_MULT_B_CFGC_B_IIC_X_TR1_MASK   0xC0U
 
#define BW_MULT_B_CFGC_B_IIC_X_TR1_POS   6U
 
#define CFGC_B_IIC_X_TR3_ADDR   0x5083U
 
#define CFGC_B_IIC_X_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_B_CFGC_B_IIC_X_TR3_ADDR   0x5083U
 
#define TX_SRC_ID_B_CFGC_B_IIC_X_TR3_MASK   0x07U
 
#define TX_SRC_ID_B_CFGC_B_IIC_X_TR3_POS   0U
 
#define CFGC_B_IIC_X_TR4_ADDR   0x5084U
 
#define CFGC_B_IIC_X_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_B_CFGC_B_IIC_X_TR4_ADDR   0x5084U
 
#define RX_SRC_SEL_B_CFGC_B_IIC_X_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_B_CFGC_B_IIC_X_TR4_POS   0U
 
#define CFGC_B_IIC_X_ARQ0_ADDR   0x5085U
 
#define CFGC_B_IIC_X_ARQ0_DEFAULT   0x98U
 
#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_X_ARQ0_ADDR   0x5085U
 
#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_X_ARQ0_MASK   0x04U
 
#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_X_ARQ0_POS   2U
 
#define EN_B_CFGC_B_IIC_X_ARQ0_ADDR   0x5085U
 
#define EN_B_CFGC_B_IIC_X_ARQ0_MASK   0x08U
 
#define EN_B_CFGC_B_IIC_X_ARQ0_POS   3U
 
#define CFGC_B_IIC_X_ARQ1_ADDR   0x5086U
 
#define CFGC_B_IIC_X_ARQ1_DEFAULT   0x72U
 
#define RT_CNT_OEN_B_CFGC_B_IIC_X_ARQ1_ADDR   0x5086U
 
#define RT_CNT_OEN_B_CFGC_B_IIC_X_ARQ1_MASK   0x01U
 
#define RT_CNT_OEN_B_CFGC_B_IIC_X_ARQ1_POS   0U
 
#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_X_ARQ1_ADDR   0x5086U
 
#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_X_ARQ1_MASK   0x02U
 
#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_X_ARQ1_POS   1U
 
#define CFGC_B_IIC_X_ARQ2_ADDR   0x5087U
 
#define CFGC_B_IIC_X_ARQ2_DEFAULT   0x00U
 
#define RT_CNT_B_CFGC_B_IIC_X_ARQ2_ADDR   0x5087U
 
#define RT_CNT_B_CFGC_B_IIC_X_ARQ2_MASK   0x7FU
 
#define RT_CNT_B_CFGC_B_IIC_X_ARQ2_POS   0U
 
#define MAX_RT_ERR_B_CFGC_B_IIC_X_ARQ2_ADDR   0x5087U
 
#define MAX_RT_ERR_B_CFGC_B_IIC_X_ARQ2_MASK   0x80U
 
#define MAX_RT_ERR_B_CFGC_B_IIC_X_ARQ2_POS   7U
 
#define CFGC_B_IIC_Y_TR0_ADDR   0x5088U
 
#define CFGC_B_IIC_Y_TR0_DEFAULT   0xF0U
 
#define PRIO_CFG_B_CFGC_B_IIC_Y_TR0_ADDR   0x5088U
 
#define PRIO_CFG_B_CFGC_B_IIC_Y_TR0_MASK   0x03U
 
#define PRIO_CFG_B_CFGC_B_IIC_Y_TR0_POS   0U
 
#define PRIO_VAL_B_CFGC_B_IIC_Y_TR0_ADDR   0x5088U
 
#define PRIO_VAL_B_CFGC_B_IIC_Y_TR0_MASK   0x0CU
 
#define PRIO_VAL_B_CFGC_B_IIC_Y_TR0_POS   2U
 
#define RX_CRC_EN_B_CFGC_B_IIC_Y_TR0_ADDR   0x5088U
 
#define RX_CRC_EN_B_CFGC_B_IIC_Y_TR0_MASK   0x40U
 
#define RX_CRC_EN_B_CFGC_B_IIC_Y_TR0_POS   6U
 
#define TX_CRC_EN_B_CFGC_B_IIC_Y_TR0_ADDR   0x5088U
 
#define TX_CRC_EN_B_CFGC_B_IIC_Y_TR0_MASK   0x80U
 
#define TX_CRC_EN_B_CFGC_B_IIC_Y_TR0_POS   7U
 
#define CFGC_B_IIC_Y_TR1_ADDR   0x5089U
 
#define CFGC_B_IIC_Y_TR1_DEFAULT   0xB0U
 
#define BW_VAL_B_CFGC_B_IIC_Y_TR1_ADDR   0x5089U
 
#define BW_VAL_B_CFGC_B_IIC_Y_TR1_MASK   0x3FU
 
#define BW_VAL_B_CFGC_B_IIC_Y_TR1_POS   0U
 
#define BW_MULT_B_CFGC_B_IIC_Y_TR1_ADDR   0x5089U
 
#define BW_MULT_B_CFGC_B_IIC_Y_TR1_MASK   0xC0U
 
#define BW_MULT_B_CFGC_B_IIC_Y_TR1_POS   6U
 
#define CFGC_B_IIC_Y_TR3_ADDR   0x508BU
 
#define CFGC_B_IIC_Y_TR3_DEFAULT   0x00U
 
#define TX_SRC_ID_B_CFGC_B_IIC_Y_TR3_ADDR   0x508BU
 
#define TX_SRC_ID_B_CFGC_B_IIC_Y_TR3_MASK   0x07U
 
#define TX_SRC_ID_B_CFGC_B_IIC_Y_TR3_POS   0U
 
#define CFGC_B_IIC_Y_TR4_ADDR   0x508CU
 
#define CFGC_B_IIC_Y_TR4_DEFAULT   0xFFU
 
#define RX_SRC_SEL_B_CFGC_B_IIC_Y_TR4_ADDR   0x508CU
 
#define RX_SRC_SEL_B_CFGC_B_IIC_Y_TR4_MASK   0xFFU
 
#define RX_SRC_SEL_B_CFGC_B_IIC_Y_TR4_POS   0U
 
#define CFGC_B_IIC_Y_ARQ0_ADDR   0x508DU
 
#define CFGC_B_IIC_Y_ARQ0_DEFAULT   0x98U
 
#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_Y_ARQ0_ADDR   0x508DU
 
#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_Y_ARQ0_MASK   0x04U
 
#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_Y_ARQ0_POS   2U
 
#define EN_B_CFGC_B_IIC_Y_ARQ0_ADDR   0x508DU
 
#define EN_B_CFGC_B_IIC_Y_ARQ0_MASK   0x08U
 
#define EN_B_CFGC_B_IIC_Y_ARQ0_POS   3U
 
#define CFGC_B_IIC_Y_ARQ1_ADDR   0x508EU
 
#define CFGC_B_IIC_Y_ARQ1_DEFAULT   0x72U
 
#define RT_CNT_OEN_B_CFGC_B_IIC_Y_ARQ1_ADDR   0x508EU
 
#define RT_CNT_OEN_B_CFGC_B_IIC_Y_ARQ1_MASK   0x01U
 
#define RT_CNT_OEN_B_CFGC_B_IIC_Y_ARQ1_POS   0U
 
#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_Y_ARQ1_ADDR   0x508EU
 
#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_Y_ARQ1_MASK   0x02U
 
#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_Y_ARQ1_POS   1U
 
#define CFGC_B_IIC_Y_ARQ2_ADDR   0x508FU
 
#define CFGC_B_IIC_Y_ARQ2_DEFAULT   0x00U
 
#define RT_CNT_B_CFGC_B_IIC_Y_ARQ2_ADDR   0x508FU
 
#define RT_CNT_B_CFGC_B_IIC_Y_ARQ2_MASK   0x7FU
 
#define RT_CNT_B_CFGC_B_IIC_Y_ARQ2_POS   0U
 
#define MAX_RT_ERR_B_CFGC_B_IIC_Y_ARQ2_ADDR   0x508FU
 
#define MAX_RT_ERR_B_CFGC_B_IIC_Y_ARQ2_MASK   0x80U
 
#define MAX_RT_ERR_B_CFGC_B_IIC_Y_ARQ2_POS   7U
 
#define GPIO0_B_0_GPIO_A_ADDR   0x52B0U
 
#define GPIO0_B_0_GPIO_A_DEFAULT   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_0_GPIO_A_ADDR   0x52B0U
 
#define GPIO_TX_EN_B_GPIO0_B_0_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_0_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_0_GPIO_A_ADDR   0x52B0U
 
#define GPIO_RX_EN_B_GPIO0_B_0_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_0_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_0_GPIO_A_ADDR   0x52B0U
 
#define TX_COMP_EN_B_GPIO0_B_0_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_0_GPIO_A_POS   5U
 
#define GPIO0_B_0_GPIO_B_ADDR   0x52B1U
 
#define GPIO0_B_0_GPIO_B_DEFAULT   0x00U
 
#define GPIO_TX_ID_B_GPIO0_B_0_GPIO_B_ADDR   0x52B1U
 
#define GPIO_TX_ID_B_GPIO0_B_0_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_0_GPIO_B_POS   0U
 
#define GPIO0_B_0_GPIO_C_ADDR   0x52B2U
 
#define GPIO0_B_0_GPIO_C_DEFAULT   0x40U
 
#define GPIO_RX_ID_B_GPIO0_B_0_GPIO_C_ADDR   0x52B2U
 
#define GPIO_RX_ID_B_GPIO0_B_0_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_0_GPIO_C_POS   0U
 
#define GPIO_RECVED_B_GPIO0_B_0_GPIO_C_ADDR   0x52B2U
 
#define GPIO_RECVED_B_GPIO0_B_0_GPIO_C_MASK   0x40U
 
#define GPIO_RECVED_B_GPIO0_B_0_GPIO_C_POS   6U
 
#define GPIO0_B_1_GPIO_A_ADDR   0x52B3U
 
#define GPIO0_B_1_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_1_GPIO_A_ADDR   0x52B3U
 
#define GPIO_TX_EN_B_GPIO0_B_1_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_1_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_1_GPIO_A_ADDR   0x52B3U
 
#define GPIO_RX_EN_B_GPIO0_B_1_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_1_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_1_GPIO_A_ADDR   0x52B3U
 
#define TX_COMP_EN_B_GPIO0_B_1_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_1_GPIO_A_POS   5U
 
#define GPIO0_B_1_GPIO_B_ADDR   0x52B4U
 
#define GPIO0_B_1_GPIO_B_DEFAULT   0x01U
 
#define GPIO_TX_ID_B_GPIO0_B_1_GPIO_B_ADDR   0x52B4U
 
#define GPIO_TX_ID_B_GPIO0_B_1_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_1_GPIO_B_POS   0U
 
#define GPIO0_B_1_GPIO_C_ADDR   0x52B5U
 
#define GPIO0_B_1_GPIO_C_DEFAULT   0x41U
 
#define GPIO_RX_ID_B_GPIO0_B_1_GPIO_C_ADDR   0x52B5U
 
#define GPIO_RX_ID_B_GPIO0_B_1_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_1_GPIO_C_POS   0U
 
#define GPIO0_B_2_GPIO_A_ADDR   0x52B6U
 
#define GPIO0_B_2_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_2_GPIO_A_ADDR   0x52B6U
 
#define GPIO_TX_EN_B_GPIO0_B_2_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_2_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_2_GPIO_A_ADDR   0x52B6U
 
#define GPIO_RX_EN_B_GPIO0_B_2_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_2_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_2_GPIO_A_ADDR   0x52B6U
 
#define TX_COMP_EN_B_GPIO0_B_2_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_2_GPIO_A_POS   5U
 
#define GPIO0_B_2_GPIO_B_ADDR   0x52B7U
 
#define GPIO0_B_2_GPIO_B_DEFAULT   0x02U
 
#define GPIO_TX_ID_B_GPIO0_B_2_GPIO_B_ADDR   0x52B7U
 
#define GPIO_TX_ID_B_GPIO0_B_2_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_2_GPIO_B_POS   0U
 
#define GPIO0_B_2_GPIO_C_ADDR   0x52B8U
 
#define GPIO0_B_2_GPIO_C_DEFAULT   0x42U
 
#define GPIO_RX_ID_B_GPIO0_B_2_GPIO_C_ADDR   0x52B8U
 
#define GPIO_RX_ID_B_GPIO0_B_2_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_2_GPIO_C_POS   0U
 
#define GPIO0_B_3_GPIO_A_ADDR   0x52B9U
 
#define GPIO0_B_3_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_3_GPIO_A_ADDR   0x52B9U
 
#define GPIO_TX_EN_B_GPIO0_B_3_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_3_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_3_GPIO_A_ADDR   0x52B9U
 
#define GPIO_RX_EN_B_GPIO0_B_3_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_3_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_3_GPIO_A_ADDR   0x52B9U
 
#define TX_COMP_EN_B_GPIO0_B_3_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_3_GPIO_A_POS   5U
 
#define GPIO0_B_3_GPIO_B_ADDR   0x52BAU
 
#define GPIO0_B_3_GPIO_B_DEFAULT   0x03U
 
#define GPIO_TX_ID_B_GPIO0_B_3_GPIO_B_ADDR   0x52BAU
 
#define GPIO_TX_ID_B_GPIO0_B_3_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_3_GPIO_B_POS   0U
 
#define GPIO0_B_3_GPIO_C_ADDR   0x52BBU
 
#define GPIO0_B_3_GPIO_C_DEFAULT   0x43U
 
#define GPIO_RX_ID_B_GPIO0_B_3_GPIO_C_ADDR   0x52BBU
 
#define GPIO_RX_ID_B_GPIO0_B_3_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_3_GPIO_C_POS   0U
 
#define GPIO0_B_4_GPIO_A_ADDR   0x52BCU
 
#define GPIO0_B_4_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_4_GPIO_A_ADDR   0x52BCU
 
#define GPIO_TX_EN_B_GPIO0_B_4_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_4_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_4_GPIO_A_ADDR   0x52BCU
 
#define GPIO_RX_EN_B_GPIO0_B_4_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_4_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_4_GPIO_A_ADDR   0x52BCU
 
#define TX_COMP_EN_B_GPIO0_B_4_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_4_GPIO_A_POS   5U
 
#define GPIO0_B_4_GPIO_B_ADDR   0x52BDU
 
#define GPIO0_B_4_GPIO_B_DEFAULT   0x04U
 
#define GPIO_TX_ID_B_GPIO0_B_4_GPIO_B_ADDR   0x52BDU
 
#define GPIO_TX_ID_B_GPIO0_B_4_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_4_GPIO_B_POS   0U
 
#define GPIO0_B_4_GPIO_C_ADDR   0x52BEU
 
#define GPIO0_B_4_GPIO_C_DEFAULT   0x44U
 
#define GPIO_RX_ID_B_GPIO0_B_4_GPIO_C_ADDR   0x52BEU
 
#define GPIO_RX_ID_B_GPIO0_B_4_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_4_GPIO_C_POS   0U
 
#define GPIO0_B_5_GPIO_A_ADDR   0x52BFU
 
#define GPIO0_B_5_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_5_GPIO_A_ADDR   0x52BFU
 
#define GPIO_TX_EN_B_GPIO0_B_5_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_5_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_5_GPIO_A_ADDR   0x52BFU
 
#define GPIO_RX_EN_B_GPIO0_B_5_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_5_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_5_GPIO_A_ADDR   0x52BFU
 
#define TX_COMP_EN_B_GPIO0_B_5_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_5_GPIO_A_POS   5U
 
#define GPIO0_B_5_GPIO_B_ADDR   0x52C0U
 
#define GPIO0_B_5_GPIO_B_DEFAULT   0x05U
 
#define GPIO_TX_ID_B_GPIO0_B_5_GPIO_B_ADDR   0x52C0U
 
#define GPIO_TX_ID_B_GPIO0_B_5_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_5_GPIO_B_POS   0U
 
#define GPIO0_B_5_GPIO_C_ADDR   0x52C1U
 
#define GPIO0_B_5_GPIO_C_DEFAULT   0x45U
 
#define GPIO_RX_ID_B_GPIO0_B_5_GPIO_C_ADDR   0x52C1U
 
#define GPIO_RX_ID_B_GPIO0_B_5_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_5_GPIO_C_POS   0U
 
#define GPIO0_B_6_GPIO_A_ADDR   0x52C2U
 
#define GPIO0_B_6_GPIO_A_DEFAULT   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_6_GPIO_A_ADDR   0x52C2U
 
#define GPIO_TX_EN_B_GPIO0_B_6_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_6_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_6_GPIO_A_ADDR   0x52C2U
 
#define GPIO_RX_EN_B_GPIO0_B_6_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_6_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_6_GPIO_A_ADDR   0x52C2U
 
#define TX_COMP_EN_B_GPIO0_B_6_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_6_GPIO_A_POS   5U
 
#define GPIO0_B_6_GPIO_B_ADDR   0x52C3U
 
#define GPIO0_B_6_GPIO_B_DEFAULT   0x06U
 
#define GPIO_TX_ID_B_GPIO0_B_6_GPIO_B_ADDR   0x52C3U
 
#define GPIO_TX_ID_B_GPIO0_B_6_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_6_GPIO_B_POS   0U
 
#define GPIO0_B_6_GPIO_C_ADDR   0x52C4U
 
#define GPIO0_B_6_GPIO_C_DEFAULT   0x46U
 
#define GPIO_RX_ID_B_GPIO0_B_6_GPIO_C_ADDR   0x52C4U
 
#define GPIO_RX_ID_B_GPIO0_B_6_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_6_GPIO_C_POS   0U
 
#define GPIO0_B_7_GPIO_A_ADDR   0x52C5U
 
#define GPIO0_B_7_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_7_GPIO_A_ADDR   0x52C5U
 
#define GPIO_TX_EN_B_GPIO0_B_7_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_7_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_7_GPIO_A_ADDR   0x52C5U
 
#define GPIO_RX_EN_B_GPIO0_B_7_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_7_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_7_GPIO_A_ADDR   0x52C5U
 
#define TX_COMP_EN_B_GPIO0_B_7_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_7_GPIO_A_POS   5U
 
#define GPIO0_B_7_GPIO_B_ADDR   0x52C6U
 
#define GPIO0_B_7_GPIO_B_DEFAULT   0x07U
 
#define GPIO_TX_ID_B_GPIO0_B_7_GPIO_B_ADDR   0x52C6U
 
#define GPIO_TX_ID_B_GPIO0_B_7_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_7_GPIO_B_POS   0U
 
#define GPIO0_B_7_GPIO_C_ADDR   0x52C7U
 
#define GPIO0_B_7_GPIO_C_DEFAULT   0x47U
 
#define GPIO_RX_ID_B_GPIO0_B_7_GPIO_C_ADDR   0x52C7U
 
#define GPIO_RX_ID_B_GPIO0_B_7_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_7_GPIO_C_POS   0U
 
#define GPIO0_B_8_GPIO_A_ADDR   0x52C8U
 
#define GPIO0_B_8_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_8_GPIO_A_ADDR   0x52C8U
 
#define GPIO_TX_EN_B_GPIO0_B_8_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_8_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_8_GPIO_A_ADDR   0x52C8U
 
#define GPIO_RX_EN_B_GPIO0_B_8_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_8_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_8_GPIO_A_ADDR   0x52C8U
 
#define TX_COMP_EN_B_GPIO0_B_8_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_8_GPIO_A_POS   5U
 
#define GPIO0_B_8_GPIO_B_ADDR   0x52C9U
 
#define GPIO0_B_8_GPIO_B_DEFAULT   0x08U
 
#define GPIO_TX_ID_B_GPIO0_B_8_GPIO_B_ADDR   0x52C9U
 
#define GPIO_TX_ID_B_GPIO0_B_8_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_8_GPIO_B_POS   0U
 
#define GPIO0_B_8_GPIO_C_ADDR   0x52CAU
 
#define GPIO0_B_8_GPIO_C_DEFAULT   0x48U
 
#define GPIO_RX_ID_B_GPIO0_B_8_GPIO_C_ADDR   0x52CAU
 
#define GPIO_RX_ID_B_GPIO0_B_8_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_8_GPIO_C_POS   0U
 
#define GPIO0_B_9_GPIO_A_ADDR   0x52CBU
 
#define GPIO0_B_9_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_9_GPIO_A_ADDR   0x52CBU
 
#define GPIO_TX_EN_B_GPIO0_B_9_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_9_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_9_GPIO_A_ADDR   0x52CBU
 
#define GPIO_RX_EN_B_GPIO0_B_9_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_9_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_9_GPIO_A_ADDR   0x52CBU
 
#define TX_COMP_EN_B_GPIO0_B_9_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_9_GPIO_A_POS   5U
 
#define GPIO0_B_9_GPIO_B_ADDR   0x52CCU
 
#define GPIO0_B_9_GPIO_B_DEFAULT   0x09U
 
#define GPIO_TX_ID_B_GPIO0_B_9_GPIO_B_ADDR   0x52CCU
 
#define GPIO_TX_ID_B_GPIO0_B_9_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_9_GPIO_B_POS   0U
 
#define GPIO0_B_9_GPIO_C_ADDR   0x52CDU
 
#define GPIO0_B_9_GPIO_C_DEFAULT   0x49U
 
#define GPIO_RX_ID_B_GPIO0_B_9_GPIO_C_ADDR   0x52CDU
 
#define GPIO_RX_ID_B_GPIO0_B_9_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_9_GPIO_C_POS   0U
 
#define GPIO0_B_10_GPIO_A_ADDR   0x52CEU
 
#define GPIO0_B_10_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_10_GPIO_A_ADDR   0x52CEU
 
#define GPIO_TX_EN_B_GPIO0_B_10_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_10_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_10_GPIO_A_ADDR   0x52CEU
 
#define GPIO_RX_EN_B_GPIO0_B_10_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_10_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_10_GPIO_A_ADDR   0x52CEU
 
#define TX_COMP_EN_B_GPIO0_B_10_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_10_GPIO_A_POS   5U
 
#define GPIO0_B_10_GPIO_B_ADDR   0x52CFU
 
#define GPIO0_B_10_GPIO_B_DEFAULT   0x0AU
 
#define GPIO_TX_ID_B_GPIO0_B_10_GPIO_B_ADDR   0x52CFU
 
#define GPIO_TX_ID_B_GPIO0_B_10_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_10_GPIO_B_POS   0U
 
#define GPIO0_B_10_GPIO_C_ADDR   0x52D0U
 
#define GPIO0_B_10_GPIO_C_DEFAULT   0x4AU
 
#define GPIO_RX_ID_B_GPIO0_B_10_GPIO_C_ADDR   0x52D0U
 
#define GPIO_RX_ID_B_GPIO0_B_10_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_10_GPIO_C_POS   0U
 
#define GPIO0_B_11_GPIO_A_ADDR   0x52D1U
 
#define GPIO0_B_11_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_11_GPIO_A_ADDR   0x52D1U
 
#define GPIO_TX_EN_B_GPIO0_B_11_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_11_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_11_GPIO_A_ADDR   0x52D1U
 
#define GPIO_RX_EN_B_GPIO0_B_11_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_11_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_11_GPIO_A_ADDR   0x52D1U
 
#define TX_COMP_EN_B_GPIO0_B_11_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_11_GPIO_A_POS   5U
 
#define GPIO0_B_11_GPIO_B_ADDR   0x52D2U
 
#define GPIO0_B_11_GPIO_B_DEFAULT   0x0BU
 
#define GPIO_TX_ID_B_GPIO0_B_11_GPIO_B_ADDR   0x52D2U
 
#define GPIO_TX_ID_B_GPIO0_B_11_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_11_GPIO_B_POS   0U
 
#define GPIO0_B_11_GPIO_C_ADDR   0x52D3U
 
#define GPIO0_B_11_GPIO_C_DEFAULT   0x4BU
 
#define GPIO_RX_ID_B_GPIO0_B_11_GPIO_C_ADDR   0x52D3U
 
#define GPIO_RX_ID_B_GPIO0_B_11_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_11_GPIO_C_POS   0U
 
#define GPIO0_B_12_GPIO_A_ADDR   0x52D4U
 
#define GPIO0_B_12_GPIO_A_DEFAULT   0x00U
 
#define GPIO_TX_EN_B_GPIO0_B_12_GPIO_A_ADDR   0x52D4U
 
#define GPIO_TX_EN_B_GPIO0_B_12_GPIO_A_MASK   0x02U
 
#define GPIO_TX_EN_B_GPIO0_B_12_GPIO_A_POS   1U
 
#define GPIO_RX_EN_B_GPIO0_B_12_GPIO_A_ADDR   0x52D4U
 
#define GPIO_RX_EN_B_GPIO0_B_12_GPIO_A_MASK   0x04U
 
#define GPIO_RX_EN_B_GPIO0_B_12_GPIO_A_POS   2U
 
#define TX_COMP_EN_B_GPIO0_B_12_GPIO_A_ADDR   0x52D4U
 
#define TX_COMP_EN_B_GPIO0_B_12_GPIO_A_MASK   0x20U
 
#define TX_COMP_EN_B_GPIO0_B_12_GPIO_A_POS   5U
 
#define GPIO0_B_12_GPIO_B_ADDR   0x52D5U
 
#define GPIO0_B_12_GPIO_B_DEFAULT   0x0CU
 
#define GPIO_TX_ID_B_GPIO0_B_12_GPIO_B_ADDR   0x52D5U
 
#define GPIO_TX_ID_B_GPIO0_B_12_GPIO_B_MASK   0x1FU
 
#define GPIO_TX_ID_B_GPIO0_B_12_GPIO_B_POS   0U
 
#define GPIO0_B_12_GPIO_C_ADDR   0x52D6U
 
#define GPIO0_B_12_GPIO_C_DEFAULT   0x4CU
 
#define GPIO_RX_ID_B_GPIO0_B_12_GPIO_C_ADDR   0x52D6U
 
#define GPIO_RX_ID_B_GPIO0_B_12_GPIO_C_MASK   0x1FU
 
#define GPIO_RX_ID_B_GPIO0_B_12_GPIO_C_POS   0U
 
#define MAX96792_MASK_TO_RW_ALL_MASK   (0xFFU)
 
#define MAX96792_READ_ALT_MEM_MAP_MASK   (0x17U)
 

Macro Definition Documentation

◆ ACK_SRC_ID_CFGC_CC_ARQ0_ADDR

#define ACK_SRC_ID_CFGC_CC_ARQ0_ADDR   0x75U

◆ ACK_SRC_ID_CFGC_CC_ARQ0_MASK

#define ACK_SRC_ID_CFGC_CC_ARQ0_MASK   0x10U

◆ ACK_SRC_ID_CFGC_CC_ARQ0_POS

#define ACK_SRC_ID_CFGC_CC_ARQ0_POS   4U

◆ ACK_SRC_ID_CFGC_IIC_X_ARQ0_ADDR

#define ACK_SRC_ID_CFGC_IIC_X_ARQ0_ADDR   0x85U

◆ ACK_SRC_ID_CFGC_IIC_X_ARQ0_MASK

#define ACK_SRC_ID_CFGC_IIC_X_ARQ0_MASK   0x10U

◆ ACK_SRC_ID_CFGC_IIC_X_ARQ0_POS

#define ACK_SRC_ID_CFGC_IIC_X_ARQ0_POS   4U

◆ ACK_SRC_ID_CFGC_IIC_Y_ARQ0_ADDR

#define ACK_SRC_ID_CFGC_IIC_Y_ARQ0_ADDR   0x8DU

◆ ACK_SRC_ID_CFGC_IIC_Y_ARQ0_MASK

#define ACK_SRC_ID_CFGC_IIC_Y_ARQ0_MASK   0x10U

◆ ACK_SRC_ID_CFGC_IIC_Y_ARQ0_POS

#define ACK_SRC_ID_CFGC_IIC_Y_ARQ0_POS   4U

◆ ACK_SRC_ID_CFGL_GPIO_ARQ0_ADDR

#define ACK_SRC_ID_CFGL_GPIO_ARQ0_ADDR   0x7DU

◆ ACK_SRC_ID_CFGL_GPIO_ARQ0_MASK

#define ACK_SRC_ID_CFGL_GPIO_ARQ0_MASK   0x10U

◆ ACK_SRC_ID_CFGL_GPIO_ARQ0_POS

#define ACK_SRC_ID_CFGL_GPIO_ARQ0_POS   4U

◆ ACK_SRC_ID_CFGL_SPI_ARQ0_ADDR

#define ACK_SRC_ID_CFGL_SPI_ARQ0_ADDR   0x6DU

◆ ACK_SRC_ID_CFGL_SPI_ARQ0_MASK

#define ACK_SRC_ID_CFGL_SPI_ARQ0_MASK   0x10U

◆ ACK_SRC_ID_CFGL_SPI_ARQ0_POS

#define ACK_SRC_ID_CFGL_SPI_ARQ0_POS   4U

◆ ADAPTEN_RLMS_A_RLMS3_ADDR

#define ADAPTEN_RLMS_A_RLMS3_ADDR   0x1403U

◆ ADAPTEN_RLMS_A_RLMS3_MASK

#define ADAPTEN_RLMS_A_RLMS3_MASK   0x80U

◆ ADAPTEN_RLMS_A_RLMS3_POS

#define ADAPTEN_RLMS_A_RLMS3_POS   7U

◆ ADAPTEN_RLMS_B_RLMS3_ADDR

#define ADAPTEN_RLMS_B_RLMS3_ADDR   0x1503U

◆ ADAPTEN_RLMS_B_RLMS3_MASK

#define ADAPTEN_RLMS_B_RLMS3_MASK   0x80U

◆ ADAPTEN_RLMS_B_RLMS3_POS

#define ADAPTEN_RLMS_B_RLMS3_POS   7U

◆ AEQ_PER_MULT_RLMS_A_RLMSA4_ADDR

#define AEQ_PER_MULT_RLMS_A_RLMSA4_ADDR   0x14A4U

◆ AEQ_PER_MULT_RLMS_A_RLMSA4_MASK

#define AEQ_PER_MULT_RLMS_A_RLMSA4_MASK   0xC0U

◆ AEQ_PER_MULT_RLMS_A_RLMSA4_POS

#define AEQ_PER_MULT_RLMS_A_RLMSA4_POS   6U

◆ AEQ_PER_MULT_RLMS_B_RLMSA4_ADDR

#define AEQ_PER_MULT_RLMS_B_RLMSA4_ADDR   0x15A4U

◆ AEQ_PER_MULT_RLMS_B_RLMSA4_MASK

#define AEQ_PER_MULT_RLMS_B_RLMSA4_MASK   0xC0U

◆ AEQ_PER_MULT_RLMS_B_RLMSA4_POS

#define AEQ_PER_MULT_RLMS_B_RLMSA4_POS   6U

◆ AEQ_PER_RLMS_A_RLMSA4_ADDR

#define AEQ_PER_RLMS_A_RLMSA4_ADDR   0x14A4U

◆ AEQ_PER_RLMS_A_RLMSA4_MASK

#define AEQ_PER_RLMS_A_RLMSA4_MASK   0x3FU

◆ AEQ_PER_RLMS_A_RLMSA4_POS

#define AEQ_PER_RLMS_A_RLMSA4_POS   0U

◆ AEQ_PER_RLMS_B_RLMSA4_ADDR

#define AEQ_PER_RLMS_B_RLMSA4_ADDR   0x15A4U

◆ AEQ_PER_RLMS_B_RLMSA4_MASK

#define AEQ_PER_RLMS_B_RLMSA4_MASK   0x3FU

◆ AEQ_PER_RLMS_B_RLMSA4_POS

#define AEQ_PER_RLMS_B_RLMSA4_POS   0U

◆ AGCACQDLY_RLMS_A_RLMSB_ADDR

#define AGCACQDLY_RLMS_A_RLMSB_ADDR   0x140BU

◆ AGCACQDLY_RLMS_A_RLMSB_MASK

#define AGCACQDLY_RLMS_A_RLMSB_MASK   0xF0U

◆ AGCACQDLY_RLMS_A_RLMSB_POS

#define AGCACQDLY_RLMS_A_RLMSB_POS   4U

◆ AGCACQDLY_RLMS_B_RLMSB_ADDR

#define AGCACQDLY_RLMS_B_RLMSB_ADDR   0x150BU

◆ AGCACQDLY_RLMS_B_RLMSB_MASK

#define AGCACQDLY_RLMS_B_RLMSB_MASK   0xF0U

◆ AGCACQDLY_RLMS_B_RLMSB_POS

#define AGCACQDLY_RLMS_B_RLMSB_POS   4U

◆ AGCINITG2_RLMS_A_RLMS1F_ADDR

#define AGCINITG2_RLMS_A_RLMS1F_ADDR   0x141FU

◆ AGCINITG2_RLMS_A_RLMS1F_MASK

#define AGCINITG2_RLMS_A_RLMS1F_MASK   0xFFU

◆ AGCINITG2_RLMS_A_RLMS1F_POS

#define AGCINITG2_RLMS_A_RLMS1F_POS   0U

◆ AGCINITG2_RLMS_B_RLMS1F_ADDR

#define AGCINITG2_RLMS_B_RLMS1F_ADDR   0x151FU

◆ AGCINITG2_RLMS_B_RLMS1F_MASK

#define AGCINITG2_RLMS_B_RLMS1F_MASK   0xFFU

◆ AGCINITG2_RLMS_B_RLMS1F_POS

#define AGCINITG2_RLMS_B_RLMS1F_POS   0U

◆ ALT2_MEM_MAP8_MIPI_TX_1_MIPI_TX51_ADDR

#define ALT2_MEM_MAP8_MIPI_TX_1_MIPI_TX51_ADDR   0x473U

◆ ALT2_MEM_MAP8_MIPI_TX_1_MIPI_TX51_MASK

#define ALT2_MEM_MAP8_MIPI_TX_1_MIPI_TX51_MASK   0x10U

◆ ALT2_MEM_MAP8_MIPI_TX_1_MIPI_TX51_POS

#define ALT2_MEM_MAP8_MIPI_TX_1_MIPI_TX51_POS   4U

◆ ALT2_MEM_MAP8_MIPI_TX_2_MIPI_TX51_ADDR

#define ALT2_MEM_MAP8_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U

◆ ALT2_MEM_MAP8_MIPI_TX_2_MIPI_TX51_MASK

#define ALT2_MEM_MAP8_MIPI_TX_2_MIPI_TX51_MASK   0x10U

◆ ALT2_MEM_MAP8_MIPI_TX_2_MIPI_TX51_POS

#define ALT2_MEM_MAP8_MIPI_TX_2_MIPI_TX51_POS   4U

◆ ALT_CROSSBAR_VRX_Y_CROSS_27_ADDR

#define ALT_CROSSBAR_VRX_Y_CROSS_27_ADDR   0x1FDU

◆ ALT_CROSSBAR_VRX_Y_CROSS_27_MASK

#define ALT_CROSSBAR_VRX_Y_CROSS_27_MASK   0x80U

◆ ALT_CROSSBAR_VRX_Y_CROSS_27_POS

#define ALT_CROSSBAR_VRX_Y_CROSS_27_POS   7U

◆ ALT_CROSSBAR_VRX_Z_CROSS_27_ADDR

#define ALT_CROSSBAR_VRX_Z_CROSS_27_ADDR   0x21DU

◆ ALT_CROSSBAR_VRX_Z_CROSS_27_MASK

#define ALT_CROSSBAR_VRX_Z_CROSS_27_MASK   0x80U

◆ ALT_CROSSBAR_VRX_Z_CROSS_27_POS

#define ALT_CROSSBAR_VRX_Z_CROSS_27_POS   7U

◆ ALT_MEM_MAP10_MIPI_TX_1_MIPI_TX51_ADDR

#define ALT_MEM_MAP10_MIPI_TX_1_MIPI_TX51_ADDR   0x473U

◆ ALT_MEM_MAP10_MIPI_TX_1_MIPI_TX51_MASK

#define ALT_MEM_MAP10_MIPI_TX_1_MIPI_TX51_MASK   0x04U

◆ ALT_MEM_MAP10_MIPI_TX_1_MIPI_TX51_POS

#define ALT_MEM_MAP10_MIPI_TX_1_MIPI_TX51_POS   2U

◆ ALT_MEM_MAP10_MIPI_TX_2_MIPI_TX51_ADDR

#define ALT_MEM_MAP10_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U

◆ ALT_MEM_MAP10_MIPI_TX_2_MIPI_TX51_MASK

#define ALT_MEM_MAP10_MIPI_TX_2_MIPI_TX51_MASK   0x04U

◆ ALT_MEM_MAP10_MIPI_TX_2_MIPI_TX51_POS

#define ALT_MEM_MAP10_MIPI_TX_2_MIPI_TX51_POS   2U

◆ ALT_MEM_MAP12_MIPI_TX_1_MIPI_TX51_ADDR

#define ALT_MEM_MAP12_MIPI_TX_1_MIPI_TX51_ADDR   0x473U

◆ ALT_MEM_MAP12_MIPI_TX_1_MIPI_TX51_MASK

#define ALT_MEM_MAP12_MIPI_TX_1_MIPI_TX51_MASK   0x01U

◆ ALT_MEM_MAP12_MIPI_TX_1_MIPI_TX51_POS

#define ALT_MEM_MAP12_MIPI_TX_1_MIPI_TX51_POS   0U

◆ ALT_MEM_MAP12_MIPI_TX_2_MIPI_TX51_ADDR

#define ALT_MEM_MAP12_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U

◆ ALT_MEM_MAP12_MIPI_TX_2_MIPI_TX51_MASK

#define ALT_MEM_MAP12_MIPI_TX_2_MIPI_TX51_MASK   0x01U

◆ ALT_MEM_MAP12_MIPI_TX_2_MIPI_TX51_POS

#define ALT_MEM_MAP12_MIPI_TX_2_MIPI_TX51_POS   0U

◆ ALT_MEM_MAP8_MIPI_TX_1_MIPI_TX51_ADDR

#define ALT_MEM_MAP8_MIPI_TX_1_MIPI_TX51_ADDR   0x473U

◆ ALT_MEM_MAP8_MIPI_TX_1_MIPI_TX51_MASK

#define ALT_MEM_MAP8_MIPI_TX_1_MIPI_TX51_MASK   0x02U

◆ ALT_MEM_MAP8_MIPI_TX_1_MIPI_TX51_POS

#define ALT_MEM_MAP8_MIPI_TX_1_MIPI_TX51_POS   1U

◆ ALT_MEM_MAP8_MIPI_TX_2_MIPI_TX51_ADDR

#define ALT_MEM_MAP8_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U

◆ ALT_MEM_MAP8_MIPI_TX_2_MIPI_TX51_MASK

#define ALT_MEM_MAP8_MIPI_TX_2_MIPI_TX51_MASK   0x02U

◆ ALT_MEM_MAP8_MIPI_TX_2_MIPI_TX51_POS

#define ALT_MEM_MAP8_MIPI_TX_2_MIPI_TX51_POS   1U

◆ AUTO_CNT_RST_EN_TCTRL_INTR1_ADDR

#define AUTO_CNT_RST_EN_TCTRL_INTR1_ADDR   0x19U

◆ AUTO_CNT_RST_EN_TCTRL_INTR1_MASK

#define AUTO_CNT_RST_EN_TCTRL_INTR1_MASK   0x08U

◆ AUTO_CNT_RST_EN_TCTRL_INTR1_POS

#define AUTO_CNT_RST_EN_TCTRL_INTR1_POS   3U

◆ AUTO_ERR_RST_EN_TCTRL_INTR0_ADDR

#define AUTO_ERR_RST_EN_TCTRL_INTR0_ADDR   0x18U

◆ AUTO_ERR_RST_EN_TCTRL_INTR0_MASK

#define AUTO_ERR_RST_EN_TCTRL_INTR0_MASK   0x08U

◆ AUTO_ERR_RST_EN_TCTRL_INTR0_POS

#define AUTO_ERR_RST_EN_TCTRL_INTR0_POS   3U

◆ AUTO_FS_LINKS_FSYNC_FSYNC_15_ADDR

#define AUTO_FS_LINKS_FSYNC_FSYNC_15_ADDR   0x3EFU

◆ AUTO_FS_LINKS_FSYNC_FSYNC_15_MASK

#define AUTO_FS_LINKS_FSYNC_FSYNC_15_MASK   0x10U

◆ AUTO_FS_LINKS_FSYNC_FSYNC_15_POS

#define AUTO_FS_LINKS_FSYNC_FSYNC_15_POS   4U

◆ AUTO_LINK_TCTRL_CTRL0_ADDR

#define AUTO_LINK_TCTRL_CTRL0_ADDR   0x10U

◆ AUTO_LINK_TCTRL_CTRL0_MASK

#define AUTO_LINK_TCTRL_CTRL0_MASK   0x10U

◆ AUTO_LINK_TCTRL_CTRL0_POS

#define AUTO_LINK_TCTRL_CTRL0_POS   4U

◆ BACKTOP_BACKTOP11_ADDR

#define BACKTOP_BACKTOP11_ADDR   0x312U

◆ BACKTOP_BACKTOP11_DEFAULT

#define BACKTOP_BACKTOP11_DEFAULT   0x00U

◆ BACKTOP_BACKTOP12_ADDR

#define BACKTOP_BACKTOP12_ADDR   0x313U

◆ BACKTOP_BACKTOP12_DEFAULT

#define BACKTOP_BACKTOP12_DEFAULT   0x02U

◆ BACKTOP_BACKTOP13_ADDR

#define BACKTOP_BACKTOP13_ADDR   0x314U

◆ BACKTOP_BACKTOP13_DEFAULT

#define BACKTOP_BACKTOP13_DEFAULT   0x00U

◆ BACKTOP_BACKTOP14_ADDR

#define BACKTOP_BACKTOP14_ADDR   0x315U

◆ BACKTOP_BACKTOP14_DEFAULT

#define BACKTOP_BACKTOP14_DEFAULT   0x00U

◆ BACKTOP_BACKTOP15_ADDR

#define BACKTOP_BACKTOP15_ADDR   0x316U

◆ BACKTOP_BACKTOP15_DEFAULT

#define BACKTOP_BACKTOP15_DEFAULT   0x00U

◆ BACKTOP_BACKTOP16_ADDR

#define BACKTOP_BACKTOP16_ADDR   0x317U

◆ BACKTOP_BACKTOP16_DEFAULT

#define BACKTOP_BACKTOP16_DEFAULT   0x00U

◆ BACKTOP_BACKTOP17_ADDR

#define BACKTOP_BACKTOP17_ADDR   0x318U

◆ BACKTOP_BACKTOP17_DEFAULT

#define BACKTOP_BACKTOP17_DEFAULT   0x00U

◆ BACKTOP_BACKTOP18_ADDR

#define BACKTOP_BACKTOP18_ADDR   0x319U

◆ BACKTOP_BACKTOP18_DEFAULT

#define BACKTOP_BACKTOP18_DEFAULT   0x00U

◆ BACKTOP_BACKTOP19_ADDR

#define BACKTOP_BACKTOP19_ADDR   0x31AU

◆ BACKTOP_BACKTOP19_DEFAULT

#define BACKTOP_BACKTOP19_DEFAULT   0x00U

◆ BACKTOP_BACKTOP1_ADDR

#define BACKTOP_BACKTOP1_ADDR   0x308U

◆ BACKTOP_BACKTOP1_DEFAULT

#define BACKTOP_BACKTOP1_DEFAULT   0x01U

◆ BACKTOP_BACKTOP20_ADDR

#define BACKTOP_BACKTOP20_ADDR   0x31BU

◆ BACKTOP_BACKTOP20_DEFAULT

#define BACKTOP_BACKTOP20_DEFAULT   0x00U

◆ BACKTOP_BACKTOP21_ADDR

#define BACKTOP_BACKTOP21_ADDR   0x31CU

◆ BACKTOP_BACKTOP21_DEFAULT

#define BACKTOP_BACKTOP21_DEFAULT   0x00U

◆ BACKTOP_BACKTOP22_ADDR

#define BACKTOP_BACKTOP22_ADDR   0x31DU

◆ BACKTOP_BACKTOP22_DEFAULT

#define BACKTOP_BACKTOP22_DEFAULT   0x2FU

◆ BACKTOP_BACKTOP23_ADDR

#define BACKTOP_BACKTOP23_ADDR   0x31EU

◆ BACKTOP_BACKTOP23_DEFAULT

#define BACKTOP_BACKTOP23_DEFAULT   0x00U

◆ BACKTOP_BACKTOP24_ADDR

#define BACKTOP_BACKTOP24_ADDR   0x31FU

◆ BACKTOP_BACKTOP24_DEFAULT

#define BACKTOP_BACKTOP24_DEFAULT   0x00U

◆ BACKTOP_BACKTOP25_ADDR

#define BACKTOP_BACKTOP25_ADDR   0x320U

◆ BACKTOP_BACKTOP25_DEFAULT

#define BACKTOP_BACKTOP25_DEFAULT   0x2FU

◆ BACKTOP_BACKTOP26_ADDR

#define BACKTOP_BACKTOP26_ADDR   0x321U

◆ BACKTOP_BACKTOP26_DEFAULT

#define BACKTOP_BACKTOP26_DEFAULT   0x00U

◆ BACKTOP_BACKTOP27_ADDR

#define BACKTOP_BACKTOP27_ADDR   0x322U

◆ BACKTOP_BACKTOP27_DEFAULT

#define BACKTOP_BACKTOP27_DEFAULT   0x00U

◆ BACKTOP_BACKTOP28_ADDR

#define BACKTOP_BACKTOP28_ADDR   0x323U

◆ BACKTOP_BACKTOP28_DEFAULT

#define BACKTOP_BACKTOP28_DEFAULT   0x2FU

◆ BACKTOP_BACKTOP29_ADDR

#define BACKTOP_BACKTOP29_ADDR   0x324U

◆ BACKTOP_BACKTOP29_DEFAULT

#define BACKTOP_BACKTOP29_DEFAULT   0x00U

◆ BACKTOP_BACKTOP30_ADDR

#define BACKTOP_BACKTOP30_ADDR   0x325U

◆ BACKTOP_BACKTOP30_DEFAULT

#define BACKTOP_BACKTOP30_DEFAULT   0x00U

◆ BACKTOP_BACKTOP31_ADDR

#define BACKTOP_BACKTOP31_ADDR   0x326U

◆ BACKTOP_BACKTOP31_DEFAULT

#define BACKTOP_BACKTOP31_DEFAULT   0x2FU

◆ BACKTOP_BACKTOP32_ADDR

#define BACKTOP_BACKTOP32_ADDR   0x327U

◆ BACKTOP_BACKTOP32_DEFAULT

#define BACKTOP_BACKTOP32_DEFAULT   0x00U

◆ BACKTOP_BACKTOP33_ADDR

#define BACKTOP_BACKTOP33_ADDR   0x328U

◆ BACKTOP_BACKTOP33_DEFAULT

#define BACKTOP_BACKTOP33_DEFAULT   0x00U

◆ BACKTOP_BACKTOP4_ADDR

#define BACKTOP_BACKTOP4_ADDR   0x30BU

◆ BACKTOP_BACKTOP4_DEFAULT

#define BACKTOP_BACKTOP4_DEFAULT   0x00U

◆ BACKTOP_BACKTOP5_ADDR

#define BACKTOP_BACKTOP5_ADDR   0x30CU

◆ BACKTOP_BACKTOP5_DEFAULT

#define BACKTOP_BACKTOP5_DEFAULT   0x00U

◆ BACKTOP_BACKTOP6_ADDR

#define BACKTOP_BACKTOP6_ADDR   0x30DU

◆ BACKTOP_BACKTOP6_DEFAULT

#define BACKTOP_BACKTOP6_DEFAULT   0x00U

◆ BACKTOP_BACKTOP7_ADDR

#define BACKTOP_BACKTOP7_ADDR   0x30EU

◆ BACKTOP_BACKTOP7_DEFAULT

#define BACKTOP_BACKTOP7_DEFAULT   0x00U

◆ BACKTOP_EN_BACKTOP_BACKTOP1_ADDR

#define BACKTOP_EN_BACKTOP_BACKTOP1_ADDR   0x308U

◆ BACKTOP_EN_BACKTOP_BACKTOP1_MASK

#define BACKTOP_EN_BACKTOP_BACKTOP1_MASK   0x01U

◆ BACKTOP_EN_BACKTOP_BACKTOP1_POS

#define BACKTOP_EN_BACKTOP_BACKTOP1_POS   0U

◆ BACKTOP_W_FRAME_BACKTOP_BACKTOP30_ADDR

#define BACKTOP_W_FRAME_BACKTOP_BACKTOP30_ADDR   0x325U

◆ BACKTOP_W_FRAME_BACKTOP_BACKTOP30_MASK

#define BACKTOP_W_FRAME_BACKTOP_BACKTOP30_MASK   0x80U

◆ BACKTOP_W_FRAME_BACKTOP_BACKTOP30_POS

#define BACKTOP_W_FRAME_BACKTOP_BACKTOP30_POS   7U

◆ BIT_ERRS_CORRECTED_0_B_FEC_B_BITS_CORRECTED_0_ADDR

#define BIT_ERRS_CORRECTED_0_B_FEC_B_BITS_CORRECTED_0_ADDR   0x2124U

◆ BIT_ERRS_CORRECTED_0_B_FEC_B_BITS_CORRECTED_0_MASK

#define BIT_ERRS_CORRECTED_0_B_FEC_B_BITS_CORRECTED_0_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_0_B_FEC_B_BITS_CORRECTED_0_POS

#define BIT_ERRS_CORRECTED_0_B_FEC_B_BITS_CORRECTED_0_POS   0U

◆ BIT_ERRS_CORRECTED_0_FEC_BITS_CORRECTED_0_ADDR

#define BIT_ERRS_CORRECTED_0_FEC_BITS_CORRECTED_0_ADDR   0x2024U

◆ BIT_ERRS_CORRECTED_0_FEC_BITS_CORRECTED_0_MASK

#define BIT_ERRS_CORRECTED_0_FEC_BITS_CORRECTED_0_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_0_FEC_BITS_CORRECTED_0_POS

#define BIT_ERRS_CORRECTED_0_FEC_BITS_CORRECTED_0_POS   0U

◆ BIT_ERRS_CORRECTED_1_B_FEC_B_BITS_CORRECTED_1_ADDR

#define BIT_ERRS_CORRECTED_1_B_FEC_B_BITS_CORRECTED_1_ADDR   0x2125U

◆ BIT_ERRS_CORRECTED_1_B_FEC_B_BITS_CORRECTED_1_MASK

#define BIT_ERRS_CORRECTED_1_B_FEC_B_BITS_CORRECTED_1_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_1_B_FEC_B_BITS_CORRECTED_1_POS

#define BIT_ERRS_CORRECTED_1_B_FEC_B_BITS_CORRECTED_1_POS   0U

◆ BIT_ERRS_CORRECTED_1_FEC_BITS_CORRECTED_1_ADDR

#define BIT_ERRS_CORRECTED_1_FEC_BITS_CORRECTED_1_ADDR   0x2025U

◆ BIT_ERRS_CORRECTED_1_FEC_BITS_CORRECTED_1_MASK

#define BIT_ERRS_CORRECTED_1_FEC_BITS_CORRECTED_1_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_1_FEC_BITS_CORRECTED_1_POS

#define BIT_ERRS_CORRECTED_1_FEC_BITS_CORRECTED_1_POS   0U

◆ BIT_ERRS_CORRECTED_2_B_FEC_B_BITS_CORRECTED_2_ADDR

#define BIT_ERRS_CORRECTED_2_B_FEC_B_BITS_CORRECTED_2_ADDR   0x2126U

◆ BIT_ERRS_CORRECTED_2_B_FEC_B_BITS_CORRECTED_2_MASK

#define BIT_ERRS_CORRECTED_2_B_FEC_B_BITS_CORRECTED_2_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_2_B_FEC_B_BITS_CORRECTED_2_POS

#define BIT_ERRS_CORRECTED_2_B_FEC_B_BITS_CORRECTED_2_POS   0U

◆ BIT_ERRS_CORRECTED_2_FEC_BITS_CORRECTED_2_ADDR

#define BIT_ERRS_CORRECTED_2_FEC_BITS_CORRECTED_2_ADDR   0x2026U

◆ BIT_ERRS_CORRECTED_2_FEC_BITS_CORRECTED_2_MASK

#define BIT_ERRS_CORRECTED_2_FEC_BITS_CORRECTED_2_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_2_FEC_BITS_CORRECTED_2_POS

#define BIT_ERRS_CORRECTED_2_FEC_BITS_CORRECTED_2_POS   0U

◆ BIT_ERRS_CORRECTED_3_B_FEC_B_BITS_CORRECTED_3_ADDR

#define BIT_ERRS_CORRECTED_3_B_FEC_B_BITS_CORRECTED_3_ADDR   0x2127U

◆ BIT_ERRS_CORRECTED_3_B_FEC_B_BITS_CORRECTED_3_MASK

#define BIT_ERRS_CORRECTED_3_B_FEC_B_BITS_CORRECTED_3_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_3_B_FEC_B_BITS_CORRECTED_3_POS

#define BIT_ERRS_CORRECTED_3_B_FEC_B_BITS_CORRECTED_3_POS   0U

◆ BIT_ERRS_CORRECTED_3_FEC_BITS_CORRECTED_3_ADDR

#define BIT_ERRS_CORRECTED_3_FEC_BITS_CORRECTED_3_ADDR   0x2027U

◆ BIT_ERRS_CORRECTED_3_FEC_BITS_CORRECTED_3_MASK

#define BIT_ERRS_CORRECTED_3_FEC_BITS_CORRECTED_3_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_3_FEC_BITS_CORRECTED_3_POS

#define BIT_ERRS_CORRECTED_3_FEC_BITS_CORRECTED_3_POS   0U

◆ BIT_ERRS_CORRECTED_THRESHOLD_0_B_FEC_B_CORRECTED_THRESHOLD_0_ADDR

#define BIT_ERRS_CORRECTED_THRESHOLD_0_B_FEC_B_CORRECTED_THRESHOLD_0_ADDR   0x2108U

◆ BIT_ERRS_CORRECTED_THRESHOLD_0_B_FEC_B_CORRECTED_THRESHOLD_0_MASK

#define BIT_ERRS_CORRECTED_THRESHOLD_0_B_FEC_B_CORRECTED_THRESHOLD_0_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_THRESHOLD_0_B_FEC_B_CORRECTED_THRESHOLD_0_POS

#define BIT_ERRS_CORRECTED_THRESHOLD_0_B_FEC_B_CORRECTED_THRESHOLD_0_POS   0U

◆ BIT_ERRS_CORRECTED_THRESHOLD_0_FEC_CORRECTED_THRESHOLD_0_ADDR

#define BIT_ERRS_CORRECTED_THRESHOLD_0_FEC_CORRECTED_THRESHOLD_0_ADDR   0x2008U

◆ BIT_ERRS_CORRECTED_THRESHOLD_0_FEC_CORRECTED_THRESHOLD_0_MASK

#define BIT_ERRS_CORRECTED_THRESHOLD_0_FEC_CORRECTED_THRESHOLD_0_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_THRESHOLD_0_FEC_CORRECTED_THRESHOLD_0_POS

#define BIT_ERRS_CORRECTED_THRESHOLD_0_FEC_CORRECTED_THRESHOLD_0_POS   0U

◆ BIT_ERRS_CORRECTED_THRESHOLD_1_B_FEC_B_CORRECTED_THRESHOLD_1_ADDR

#define BIT_ERRS_CORRECTED_THRESHOLD_1_B_FEC_B_CORRECTED_THRESHOLD_1_ADDR   0x2109U

◆ BIT_ERRS_CORRECTED_THRESHOLD_1_B_FEC_B_CORRECTED_THRESHOLD_1_MASK

#define BIT_ERRS_CORRECTED_THRESHOLD_1_B_FEC_B_CORRECTED_THRESHOLD_1_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_THRESHOLD_1_B_FEC_B_CORRECTED_THRESHOLD_1_POS

#define BIT_ERRS_CORRECTED_THRESHOLD_1_B_FEC_B_CORRECTED_THRESHOLD_1_POS   0U

◆ BIT_ERRS_CORRECTED_THRESHOLD_1_FEC_CORRECTED_THRESHOLD_1_ADDR

#define BIT_ERRS_CORRECTED_THRESHOLD_1_FEC_CORRECTED_THRESHOLD_1_ADDR   0x2009U

◆ BIT_ERRS_CORRECTED_THRESHOLD_1_FEC_CORRECTED_THRESHOLD_1_MASK

#define BIT_ERRS_CORRECTED_THRESHOLD_1_FEC_CORRECTED_THRESHOLD_1_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_THRESHOLD_1_FEC_CORRECTED_THRESHOLD_1_POS

#define BIT_ERRS_CORRECTED_THRESHOLD_1_FEC_CORRECTED_THRESHOLD_1_POS   0U

◆ BIT_ERRS_CORRECTED_THRESHOLD_2_B_FEC_B_CORRECTED_THRESHOLD_2_ADDR

#define BIT_ERRS_CORRECTED_THRESHOLD_2_B_FEC_B_CORRECTED_THRESHOLD_2_ADDR   0x210AU

◆ BIT_ERRS_CORRECTED_THRESHOLD_2_B_FEC_B_CORRECTED_THRESHOLD_2_MASK

#define BIT_ERRS_CORRECTED_THRESHOLD_2_B_FEC_B_CORRECTED_THRESHOLD_2_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_THRESHOLD_2_B_FEC_B_CORRECTED_THRESHOLD_2_POS

#define BIT_ERRS_CORRECTED_THRESHOLD_2_B_FEC_B_CORRECTED_THRESHOLD_2_POS   0U

◆ BIT_ERRS_CORRECTED_THRESHOLD_2_FEC_CORRECTED_THRESHOLD_2_ADDR

#define BIT_ERRS_CORRECTED_THRESHOLD_2_FEC_CORRECTED_THRESHOLD_2_ADDR   0x200AU

◆ BIT_ERRS_CORRECTED_THRESHOLD_2_FEC_CORRECTED_THRESHOLD_2_MASK

#define BIT_ERRS_CORRECTED_THRESHOLD_2_FEC_CORRECTED_THRESHOLD_2_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_THRESHOLD_2_FEC_CORRECTED_THRESHOLD_2_POS

#define BIT_ERRS_CORRECTED_THRESHOLD_2_FEC_CORRECTED_THRESHOLD_2_POS   0U

◆ BIT_ERRS_CORRECTED_THRESHOLD_3_B_FEC_B_CORRECTED_THRESHOLD_3_ADDR

#define BIT_ERRS_CORRECTED_THRESHOLD_3_B_FEC_B_CORRECTED_THRESHOLD_3_ADDR   0x210BU

◆ BIT_ERRS_CORRECTED_THRESHOLD_3_B_FEC_B_CORRECTED_THRESHOLD_3_MASK

#define BIT_ERRS_CORRECTED_THRESHOLD_3_B_FEC_B_CORRECTED_THRESHOLD_3_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_THRESHOLD_3_B_FEC_B_CORRECTED_THRESHOLD_3_POS

#define BIT_ERRS_CORRECTED_THRESHOLD_3_B_FEC_B_CORRECTED_THRESHOLD_3_POS   0U

◆ BIT_ERRS_CORRECTED_THRESHOLD_3_FEC_CORRECTED_THRESHOLD_3_ADDR

#define BIT_ERRS_CORRECTED_THRESHOLD_3_FEC_CORRECTED_THRESHOLD_3_ADDR   0x200BU

◆ BIT_ERRS_CORRECTED_THRESHOLD_3_FEC_CORRECTED_THRESHOLD_3_MASK

#define BIT_ERRS_CORRECTED_THRESHOLD_3_FEC_CORRECTED_THRESHOLD_3_MASK   0xFFU

◆ BIT_ERRS_CORRECTED_THRESHOLD_3_FEC_CORRECTED_THRESHOLD_3_POS

#define BIT_ERRS_CORRECTED_THRESHOLD_3_FEC_CORRECTED_THRESHOLD_3_POS   0U

◆ BITLEN_LSB_CC_UART_1_ADDR

#define BITLEN_LSB_CC_UART_1_ADDR   0x49U

◆ BITLEN_LSB_CC_UART_1_MASK

#define BITLEN_LSB_CC_UART_1_MASK   0xFFU

◆ BITLEN_LSB_CC_UART_1_POS

#define BITLEN_LSB_CC_UART_1_POS   0U

◆ BITLEN_MAN_CFG_1_CC_UART_PT_0_ADDR

#define BITLEN_MAN_CFG_1_CC_UART_PT_0_ADDR   0x4FU

◆ BITLEN_MAN_CFG_1_CC_UART_PT_0_MASK

#define BITLEN_MAN_CFG_1_CC_UART_PT_0_MASK   0x08U

◆ BITLEN_MAN_CFG_1_CC_UART_PT_0_POS

#define BITLEN_MAN_CFG_1_CC_UART_PT_0_POS   3U

◆ BITLEN_MAN_CFG_2_CC_UART_PT_0_ADDR

#define BITLEN_MAN_CFG_2_CC_UART_PT_0_ADDR   0x4FU

◆ BITLEN_MAN_CFG_2_CC_UART_PT_0_MASK

#define BITLEN_MAN_CFG_2_CC_UART_PT_0_MASK   0x80U

◆ BITLEN_MAN_CFG_2_CC_UART_PT_0_POS

#define BITLEN_MAN_CFG_2_CC_UART_PT_0_POS   7U

◆ BITLEN_MSB_CC_UART_2_ADDR

#define BITLEN_MSB_CC_UART_2_ADDR   0x4AU

◆ BITLEN_MSB_CC_UART_2_MASK

#define BITLEN_MSB_CC_UART_2_MASK   0x3FU

◆ BITLEN_MSB_CC_UART_2_POS

#define BITLEN_MSB_CC_UART_2_POS   0U

◆ BITLEN_PT_1_H_MISC_UART_PT_1_ADDR

#define BITLEN_PT_1_H_MISC_UART_PT_1_ADDR   0x549U

◆ BITLEN_PT_1_H_MISC_UART_PT_1_MASK

#define BITLEN_PT_1_H_MISC_UART_PT_1_MASK   0x3FU

◆ BITLEN_PT_1_H_MISC_UART_PT_1_POS

#define BITLEN_PT_1_H_MISC_UART_PT_1_POS   0U

◆ BITLEN_PT_1_L_MISC_UART_PT_0_ADDR

#define BITLEN_PT_1_L_MISC_UART_PT_0_ADDR   0x548U

◆ BITLEN_PT_1_L_MISC_UART_PT_0_MASK

#define BITLEN_PT_1_L_MISC_UART_PT_0_MASK   0xFFU

◆ BITLEN_PT_1_L_MISC_UART_PT_0_POS

#define BITLEN_PT_1_L_MISC_UART_PT_0_POS   0U

◆ BITLEN_PT_2_H_MISC_UART_PT_3_ADDR

#define BITLEN_PT_2_H_MISC_UART_PT_3_ADDR   0x54BU

◆ BITLEN_PT_2_H_MISC_UART_PT_3_MASK

#define BITLEN_PT_2_H_MISC_UART_PT_3_MASK   0x3FU

◆ BITLEN_PT_2_H_MISC_UART_PT_3_POS

#define BITLEN_PT_2_H_MISC_UART_PT_3_POS   0U

◆ BITLEN_PT_2_L_MISC_UART_PT_2_ADDR

#define BITLEN_PT_2_L_MISC_UART_PT_2_ADDR   0x54AU

◆ BITLEN_PT_2_L_MISC_UART_PT_2_MASK

#define BITLEN_PT_2_L_MISC_UART_PT_2_MASK   0xFFU

◆ BITLEN_PT_2_L_MISC_UART_PT_2_POS

#define BITLEN_PT_2_L_MISC_UART_PT_2_POS   0U

◆ BLOCKS_PROCESSED_0_B_FEC_B_BLOCKS_PROCESSED_0_ADDR

#define BLOCKS_PROCESSED_0_B_FEC_B_BLOCKS_PROCESSED_0_ADDR   0x2128U

◆ BLOCKS_PROCESSED_0_B_FEC_B_BLOCKS_PROCESSED_0_MASK

#define BLOCKS_PROCESSED_0_B_FEC_B_BLOCKS_PROCESSED_0_MASK   0xFFU

◆ BLOCKS_PROCESSED_0_B_FEC_B_BLOCKS_PROCESSED_0_POS

#define BLOCKS_PROCESSED_0_B_FEC_B_BLOCKS_PROCESSED_0_POS   0U

◆ BLOCKS_PROCESSED_0_FEC_BLOCKS_PROCESSED_0_ADDR

#define BLOCKS_PROCESSED_0_FEC_BLOCKS_PROCESSED_0_ADDR   0x2028U

◆ BLOCKS_PROCESSED_0_FEC_BLOCKS_PROCESSED_0_MASK

#define BLOCKS_PROCESSED_0_FEC_BLOCKS_PROCESSED_0_MASK   0xFFU

◆ BLOCKS_PROCESSED_0_FEC_BLOCKS_PROCESSED_0_POS

#define BLOCKS_PROCESSED_0_FEC_BLOCKS_PROCESSED_0_POS   0U

◆ BLOCKS_PROCESSED_1_B_FEC_B_BLOCKS_PROCESSED_1_ADDR

#define BLOCKS_PROCESSED_1_B_FEC_B_BLOCKS_PROCESSED_1_ADDR   0x2129U

◆ BLOCKS_PROCESSED_1_B_FEC_B_BLOCKS_PROCESSED_1_MASK

#define BLOCKS_PROCESSED_1_B_FEC_B_BLOCKS_PROCESSED_1_MASK   0xFFU

◆ BLOCKS_PROCESSED_1_B_FEC_B_BLOCKS_PROCESSED_1_POS

#define BLOCKS_PROCESSED_1_B_FEC_B_BLOCKS_PROCESSED_1_POS   0U

◆ BLOCKS_PROCESSED_1_FEC_BLOCKS_PROCESSED_1_ADDR

#define BLOCKS_PROCESSED_1_FEC_BLOCKS_PROCESSED_1_ADDR   0x2029U

◆ BLOCKS_PROCESSED_1_FEC_BLOCKS_PROCESSED_1_MASK

#define BLOCKS_PROCESSED_1_FEC_BLOCKS_PROCESSED_1_MASK   0xFFU

◆ BLOCKS_PROCESSED_1_FEC_BLOCKS_PROCESSED_1_POS

#define BLOCKS_PROCESSED_1_FEC_BLOCKS_PROCESSED_1_POS   0U

◆ BLOCKS_PROCESSED_2_B_FEC_B_BLOCKS_PROCESSED_2_ADDR

#define BLOCKS_PROCESSED_2_B_FEC_B_BLOCKS_PROCESSED_2_ADDR   0x212AU

◆ BLOCKS_PROCESSED_2_B_FEC_B_BLOCKS_PROCESSED_2_MASK

#define BLOCKS_PROCESSED_2_B_FEC_B_BLOCKS_PROCESSED_2_MASK   0xFFU

◆ BLOCKS_PROCESSED_2_B_FEC_B_BLOCKS_PROCESSED_2_POS

#define BLOCKS_PROCESSED_2_B_FEC_B_BLOCKS_PROCESSED_2_POS   0U

◆ BLOCKS_PROCESSED_2_FEC_BLOCKS_PROCESSED_2_ADDR

#define BLOCKS_PROCESSED_2_FEC_BLOCKS_PROCESSED_2_ADDR   0x202AU

◆ BLOCKS_PROCESSED_2_FEC_BLOCKS_PROCESSED_2_MASK

#define BLOCKS_PROCESSED_2_FEC_BLOCKS_PROCESSED_2_MASK   0xFFU

◆ BLOCKS_PROCESSED_2_FEC_BLOCKS_PROCESSED_2_POS

#define BLOCKS_PROCESSED_2_FEC_BLOCKS_PROCESSED_2_POS   0U

◆ BLOCKS_PROCESSED_3_B_FEC_B_BLOCKS_PROCESSED_3_ADDR

#define BLOCKS_PROCESSED_3_B_FEC_B_BLOCKS_PROCESSED_3_ADDR   0x212BU

◆ BLOCKS_PROCESSED_3_B_FEC_B_BLOCKS_PROCESSED_3_MASK

#define BLOCKS_PROCESSED_3_B_FEC_B_BLOCKS_PROCESSED_3_MASK   0xFFU

◆ BLOCKS_PROCESSED_3_B_FEC_B_BLOCKS_PROCESSED_3_POS

#define BLOCKS_PROCESSED_3_B_FEC_B_BLOCKS_PROCESSED_3_POS   0U

◆ BLOCKS_PROCESSED_3_FEC_BLOCKS_PROCESSED_3_ADDR

#define BLOCKS_PROCESSED_3_FEC_BLOCKS_PROCESSED_3_ADDR   0x202BU

◆ BLOCKS_PROCESSED_3_FEC_BLOCKS_PROCESSED_3_MASK

#define BLOCKS_PROCESSED_3_FEC_BLOCKS_PROCESSED_3_MASK   0xFFU

◆ BLOCKS_PROCESSED_3_FEC_BLOCKS_PROCESSED_3_POS

#define BLOCKS_PROCESSED_3_FEC_BLOCKS_PROCESSED_3_POS   0U

◆ BNE_IO_EN_SPI_SPI_6_ADDR

#define BNE_IO_EN_SPI_SPI_6_ADDR   0x176U

◆ BNE_IO_EN_SPI_SPI_6_MASK

#define BNE_IO_EN_SPI_SPI_6_MASK   0x02U

◆ BNE_IO_EN_SPI_SPI_6_POS

#define BNE_IO_EN_SPI_SPI_6_POS   1U

◆ BNE_SPI_SPI_6_ADDR

#define BNE_SPI_SPI_6_ADDR   0x176U

◆ BNE_SPI_SPI_6_MASK

#define BNE_SPI_SPI_6_MASK   0x20U

◆ BNE_SPI_SPI_6_POS

#define BNE_SPI_SPI_6_POS   5U

◆ BPP10DBLY_BACKTOP_BACKTOP32_ADDR

#define BPP10DBLY_BACKTOP_BACKTOP32_ADDR   0x327U

◆ BPP10DBLY_BACKTOP_BACKTOP32_MASK

#define BPP10DBLY_BACKTOP_BACKTOP32_MASK   0x02U

◆ BPP10DBLY_BACKTOP_BACKTOP32_POS

#define BPP10DBLY_BACKTOP_BACKTOP32_POS   1U

◆ BPP10DBLY_MODE_BACKTOP_BACKTOP32_ADDR

#define BPP10DBLY_MODE_BACKTOP_BACKTOP32_ADDR   0x327U

◆ BPP10DBLY_MODE_BACKTOP_BACKTOP32_MASK

#define BPP10DBLY_MODE_BACKTOP_BACKTOP32_MASK   0x20U

◆ BPP10DBLY_MODE_BACKTOP_BACKTOP32_POS

#define BPP10DBLY_MODE_BACKTOP_BACKTOP32_POS   5U

◆ BPP10DBLZ_BACKTOP_BACKTOP32_ADDR

#define BPP10DBLZ_BACKTOP_BACKTOP32_ADDR   0x327U

◆ BPP10DBLZ_BACKTOP_BACKTOP32_MASK

#define BPP10DBLZ_BACKTOP_BACKTOP32_MASK   0x04U

◆ BPP10DBLZ_BACKTOP_BACKTOP32_POS

#define BPP10DBLZ_BACKTOP_BACKTOP32_POS   2U

◆ BPP10DBLZ_MODE_BACKTOP_BACKTOP32_ADDR

#define BPP10DBLZ_MODE_BACKTOP_BACKTOP32_ADDR   0x327U

◆ BPP10DBLZ_MODE_BACKTOP_BACKTOP32_MASK

#define BPP10DBLZ_MODE_BACKTOP_BACKTOP32_MASK   0x40U

◆ BPP10DBLZ_MODE_BACKTOP_BACKTOP32_POS

#define BPP10DBLZ_MODE_BACKTOP_BACKTOP32_POS   6U

◆ BPP12DBLY_BACKTOP_BACKTOP33_ADDR

#define BPP12DBLY_BACKTOP_BACKTOP33_ADDR   0x328U

◆ BPP12DBLY_BACKTOP_BACKTOP33_MASK

#define BPP12DBLY_BACKTOP_BACKTOP33_MASK   0x02U

◆ BPP12DBLY_BACKTOP_BACKTOP33_POS

#define BPP12DBLY_BACKTOP_BACKTOP33_POS   1U

◆ BPP12DBLZ_BACKTOP_BACKTOP33_ADDR

#define BPP12DBLZ_BACKTOP_BACKTOP33_ADDR   0x328U

◆ BPP12DBLZ_BACKTOP_BACKTOP33_MASK

#define BPP12DBLZ_BACKTOP_BACKTOP33_MASK   0x04U

◆ BPP12DBLZ_BACKTOP_BACKTOP33_POS

#define BPP12DBLZ_BACKTOP_BACKTOP33_POS   2U

◆ BPP8DBLY_BACKTOP_BACKTOP21_ADDR

#define BPP8DBLY_BACKTOP_BACKTOP21_ADDR   0x31CU

◆ BPP8DBLY_BACKTOP_BACKTOP21_MASK

#define BPP8DBLY_BACKTOP_BACKTOP21_MASK   0x20U

◆ BPP8DBLY_BACKTOP_BACKTOP21_POS

#define BPP8DBLY_BACKTOP_BACKTOP21_POS   5U

◆ BPP8DBLY_MODE_BACKTOP_BACKTOP24_ADDR

#define BPP8DBLY_MODE_BACKTOP_BACKTOP24_ADDR   0x31FU

◆ BPP8DBLY_MODE_BACKTOP_BACKTOP24_MASK

#define BPP8DBLY_MODE_BACKTOP_BACKTOP24_MASK   0x20U

◆ BPP8DBLY_MODE_BACKTOP_BACKTOP24_POS

#define BPP8DBLY_MODE_BACKTOP_BACKTOP24_POS   5U

◆ BPP8DBLZ_BACKTOP_BACKTOP21_ADDR

#define BPP8DBLZ_BACKTOP_BACKTOP21_ADDR   0x31CU

◆ BPP8DBLZ_BACKTOP_BACKTOP21_MASK

#define BPP8DBLZ_BACKTOP_BACKTOP21_MASK   0x40U

◆ BPP8DBLZ_BACKTOP_BACKTOP21_POS

#define BPP8DBLZ_BACKTOP_BACKTOP21_POS   6U

◆ BPP8DBLZ_MODE_BACKTOP_BACKTOP24_ADDR

#define BPP8DBLZ_MODE_BACKTOP_BACKTOP24_ADDR   0x31FU

◆ BPP8DBLZ_MODE_BACKTOP_BACKTOP24_MASK

#define BPP8DBLZ_MODE_BACKTOP_BACKTOP24_MASK   0x40U

◆ BPP8DBLZ_MODE_BACKTOP_BACKTOP24_POS

#define BPP8DBLZ_MODE_BACKTOP_BACKTOP24_POS   6U

◆ BSTINIT_RLMS_A_RLMS23_ADDR

#define BSTINIT_RLMS_A_RLMS23_ADDR   0x1423U

◆ BSTINIT_RLMS_A_RLMS23_MASK

#define BSTINIT_RLMS_A_RLMS23_MASK   0x3FU

◆ BSTINIT_RLMS_A_RLMS23_POS

#define BSTINIT_RLMS_A_RLMS23_POS   0U

◆ BSTINIT_RLMS_B_RLMS23_ADDR

#define BSTINIT_RLMS_B_RLMS23_ADDR   0x1523U

◆ BSTINIT_RLMS_B_RLMS23_MASK

#define BSTINIT_RLMS_B_RLMS23_MASK   0x3FU

◆ BSTINIT_RLMS_B_RLMS23_POS

#define BSTINIT_RLMS_B_RLMS23_POS   0U

◆ BSTMUH_RLMS_A_RLMS21_ADDR

#define BSTMUH_RLMS_A_RLMS21_ADDR   0x1421U

◆ BSTMUH_RLMS_A_RLMS21_MASK

#define BSTMUH_RLMS_A_RLMS21_MASK   0x3FU

◆ BSTMUH_RLMS_A_RLMS21_POS

#define BSTMUH_RLMS_A_RLMS21_POS   0U

◆ BSTMUH_RLMS_B_RLMS21_ADDR

#define BSTMUH_RLMS_B_RLMS21_ADDR   0x1521U

◆ BSTMUH_RLMS_B_RLMS21_MASK

#define BSTMUH_RLMS_B_RLMS21_MASK   0x3FU

◆ BSTMUH_RLMS_B_RLMS21_POS

#define BSTMUH_RLMS_B_RLMS21_POS   0U

◆ BW_MULT_B_CFGC_B_CC_TR1_ADDR

#define BW_MULT_B_CFGC_B_CC_TR1_ADDR   0x5071U

◆ BW_MULT_B_CFGC_B_CC_TR1_MASK

#define BW_MULT_B_CFGC_B_CC_TR1_MASK   0xC0U

◆ BW_MULT_B_CFGC_B_CC_TR1_POS

#define BW_MULT_B_CFGC_B_CC_TR1_POS   6U

◆ BW_MULT_B_CFGC_B_IIC_X_TR1_ADDR

#define BW_MULT_B_CFGC_B_IIC_X_TR1_ADDR   0x5081U

◆ BW_MULT_B_CFGC_B_IIC_X_TR1_MASK

#define BW_MULT_B_CFGC_B_IIC_X_TR1_MASK   0xC0U

◆ BW_MULT_B_CFGC_B_IIC_X_TR1_POS

#define BW_MULT_B_CFGC_B_IIC_X_TR1_POS   6U

◆ BW_MULT_B_CFGC_B_IIC_Y_TR1_ADDR

#define BW_MULT_B_CFGC_B_IIC_Y_TR1_ADDR   0x5089U

◆ BW_MULT_B_CFGC_B_IIC_Y_TR1_MASK

#define BW_MULT_B_CFGC_B_IIC_Y_TR1_MASK   0xC0U

◆ BW_MULT_B_CFGC_B_IIC_Y_TR1_POS

#define BW_MULT_B_CFGC_B_IIC_Y_TR1_POS   6U

◆ BW_MULT_B_CFGI_B_INFOFR_TR1_ADDR

#define BW_MULT_B_CFGI_B_INFOFR_TR1_ADDR   0x5061U

◆ BW_MULT_B_CFGI_B_INFOFR_TR1_MASK

#define BW_MULT_B_CFGI_B_INFOFR_TR1_MASK   0xC0U

◆ BW_MULT_B_CFGI_B_INFOFR_TR1_POS

#define BW_MULT_B_CFGI_B_INFOFR_TR1_POS   6U

◆ BW_MULT_B_CFGL_B_GPIO_TR1_ADDR

#define BW_MULT_B_CFGL_B_GPIO_TR1_ADDR   0x5079U

◆ BW_MULT_B_CFGL_B_GPIO_TR1_MASK

#define BW_MULT_B_CFGL_B_GPIO_TR1_MASK   0xC0U

◆ BW_MULT_B_CFGL_B_GPIO_TR1_POS

#define BW_MULT_B_CFGL_B_GPIO_TR1_POS   6U

◆ BW_MULT_CFGC_CC_TR1_ADDR

#define BW_MULT_CFGC_CC_TR1_ADDR   0x71U

◆ BW_MULT_CFGC_CC_TR1_MASK

#define BW_MULT_CFGC_CC_TR1_MASK   0xC0U

◆ BW_MULT_CFGC_CC_TR1_POS

#define BW_MULT_CFGC_CC_TR1_POS   6U

◆ BW_MULT_CFGC_IIC_X_TR1_ADDR

#define BW_MULT_CFGC_IIC_X_TR1_ADDR   0x81U

◆ BW_MULT_CFGC_IIC_X_TR1_MASK

#define BW_MULT_CFGC_IIC_X_TR1_MASK   0xC0U

◆ BW_MULT_CFGC_IIC_X_TR1_POS

#define BW_MULT_CFGC_IIC_X_TR1_POS   6U

◆ BW_MULT_CFGC_IIC_Y_TR1_ADDR

#define BW_MULT_CFGC_IIC_Y_TR1_ADDR   0x89U

◆ BW_MULT_CFGC_IIC_Y_TR1_MASK

#define BW_MULT_CFGC_IIC_Y_TR1_MASK   0xC0U

◆ BW_MULT_CFGC_IIC_Y_TR1_POS

#define BW_MULT_CFGC_IIC_Y_TR1_POS   6U

◆ BW_MULT_CFGI_INFOFR_TR1_ADDR

#define BW_MULT_CFGI_INFOFR_TR1_ADDR   0x61U

◆ BW_MULT_CFGI_INFOFR_TR1_MASK

#define BW_MULT_CFGI_INFOFR_TR1_MASK   0xC0U

◆ BW_MULT_CFGI_INFOFR_TR1_POS

#define BW_MULT_CFGI_INFOFR_TR1_POS   6U

◆ BW_MULT_CFGL_GPIO_TR1_ADDR

#define BW_MULT_CFGL_GPIO_TR1_ADDR   0x79U

◆ BW_MULT_CFGL_GPIO_TR1_MASK

#define BW_MULT_CFGL_GPIO_TR1_MASK   0xC0U

◆ BW_MULT_CFGL_GPIO_TR1_POS

#define BW_MULT_CFGL_GPIO_TR1_POS   6U

◆ BW_MULT_CFGL_SPI_TR1_ADDR

#define BW_MULT_CFGL_SPI_TR1_ADDR   0x69U

◆ BW_MULT_CFGL_SPI_TR1_MASK

#define BW_MULT_CFGL_SPI_TR1_MASK   0xC0U

◆ BW_MULT_CFGL_SPI_TR1_POS

#define BW_MULT_CFGL_SPI_TR1_POS   6U

◆ BW_VAL_B_CFGC_B_CC_TR1_ADDR

#define BW_VAL_B_CFGC_B_CC_TR1_ADDR   0x5071U

◆ BW_VAL_B_CFGC_B_CC_TR1_MASK

#define BW_VAL_B_CFGC_B_CC_TR1_MASK   0x3FU

◆ BW_VAL_B_CFGC_B_CC_TR1_POS

#define BW_VAL_B_CFGC_B_CC_TR1_POS   0U

◆ BW_VAL_B_CFGC_B_IIC_X_TR1_ADDR

#define BW_VAL_B_CFGC_B_IIC_X_TR1_ADDR   0x5081U

◆ BW_VAL_B_CFGC_B_IIC_X_TR1_MASK

#define BW_VAL_B_CFGC_B_IIC_X_TR1_MASK   0x3FU

◆ BW_VAL_B_CFGC_B_IIC_X_TR1_POS

#define BW_VAL_B_CFGC_B_IIC_X_TR1_POS   0U

◆ BW_VAL_B_CFGC_B_IIC_Y_TR1_ADDR

#define BW_VAL_B_CFGC_B_IIC_Y_TR1_ADDR   0x5089U

◆ BW_VAL_B_CFGC_B_IIC_Y_TR1_MASK

#define BW_VAL_B_CFGC_B_IIC_Y_TR1_MASK   0x3FU

◆ BW_VAL_B_CFGC_B_IIC_Y_TR1_POS

#define BW_VAL_B_CFGC_B_IIC_Y_TR1_POS   0U

◆ BW_VAL_B_CFGI_B_INFOFR_TR1_ADDR

#define BW_VAL_B_CFGI_B_INFOFR_TR1_ADDR   0x5061U

◆ BW_VAL_B_CFGI_B_INFOFR_TR1_MASK

#define BW_VAL_B_CFGI_B_INFOFR_TR1_MASK   0x3FU

◆ BW_VAL_B_CFGI_B_INFOFR_TR1_POS

#define BW_VAL_B_CFGI_B_INFOFR_TR1_POS   0U

◆ BW_VAL_B_CFGL_B_GPIO_TR1_ADDR

#define BW_VAL_B_CFGL_B_GPIO_TR1_ADDR   0x5079U

◆ BW_VAL_B_CFGL_B_GPIO_TR1_MASK

#define BW_VAL_B_CFGL_B_GPIO_TR1_MASK   0x3FU

◆ BW_VAL_B_CFGL_B_GPIO_TR1_POS

#define BW_VAL_B_CFGL_B_GPIO_TR1_POS   0U

◆ BW_VAL_CFGC_CC_TR1_ADDR

#define BW_VAL_CFGC_CC_TR1_ADDR   0x71U

◆ BW_VAL_CFGC_CC_TR1_MASK

#define BW_VAL_CFGC_CC_TR1_MASK   0x3FU

◆ BW_VAL_CFGC_CC_TR1_POS

#define BW_VAL_CFGC_CC_TR1_POS   0U

◆ BW_VAL_CFGC_IIC_X_TR1_ADDR

#define BW_VAL_CFGC_IIC_X_TR1_ADDR   0x81U

◆ BW_VAL_CFGC_IIC_X_TR1_MASK

#define BW_VAL_CFGC_IIC_X_TR1_MASK   0x3FU

◆ BW_VAL_CFGC_IIC_X_TR1_POS

#define BW_VAL_CFGC_IIC_X_TR1_POS   0U

◆ BW_VAL_CFGC_IIC_Y_TR1_ADDR

#define BW_VAL_CFGC_IIC_Y_TR1_ADDR   0x89U

◆ BW_VAL_CFGC_IIC_Y_TR1_MASK

#define BW_VAL_CFGC_IIC_Y_TR1_MASK   0x3FU

◆ BW_VAL_CFGC_IIC_Y_TR1_POS

#define BW_VAL_CFGC_IIC_Y_TR1_POS   0U

◆ BW_VAL_CFGI_INFOFR_TR1_ADDR

#define BW_VAL_CFGI_INFOFR_TR1_ADDR   0x61U

◆ BW_VAL_CFGI_INFOFR_TR1_MASK

#define BW_VAL_CFGI_INFOFR_TR1_MASK   0x3FU

◆ BW_VAL_CFGI_INFOFR_TR1_POS

#define BW_VAL_CFGI_INFOFR_TR1_POS   0U

◆ BW_VAL_CFGL_GPIO_TR1_ADDR

#define BW_VAL_CFGL_GPIO_TR1_ADDR   0x79U

◆ BW_VAL_CFGL_GPIO_TR1_MASK

#define BW_VAL_CFGL_GPIO_TR1_MASK   0x3FU

◆ BW_VAL_CFGL_GPIO_TR1_POS

#define BW_VAL_CFGL_GPIO_TR1_POS   0U

◆ BW_VAL_CFGL_SPI_TR1_ADDR

#define BW_VAL_CFGL_SPI_TR1_ADDR   0x69U

◆ BW_VAL_CFGL_SPI_TR1_MASK

#define BW_VAL_CFGL_SPI_TR1_MASK   0x3FU

◆ BW_VAL_CFGL_SPI_TR1_POS

#define BW_VAL_CFGL_SPI_TR1_POS   0U

◆ BYPASS_DIS_PAR_CC_UART_0_ADDR

#define BYPASS_DIS_PAR_CC_UART_0_ADDR   0x48U

◆ BYPASS_DIS_PAR_CC_UART_0_MASK

#define BYPASS_DIS_PAR_CC_UART_0_MASK   0x08U

◆ BYPASS_DIS_PAR_CC_UART_0_POS

#define BYPASS_DIS_PAR_CC_UART_0_POS   3U

◆ BYPASS_EN_1_CC_EXT_UART_0_ADDR

#define BYPASS_EN_1_CC_EXT_UART_0_ADDR   0x808U

◆ BYPASS_EN_1_CC_EXT_UART_0_MASK

#define BYPASS_EN_1_CC_EXT_UART_0_MASK   0x01U

◆ BYPASS_EN_1_CC_EXT_UART_0_POS

#define BYPASS_EN_1_CC_EXT_UART_0_POS   0U

◆ BYPASS_EN_2_CC_EXT_UART_1_ADDR

#define BYPASS_EN_2_CC_EXT_UART_1_ADDR   0x809U

◆ BYPASS_EN_2_CC_EXT_UART_1_MASK

#define BYPASS_EN_2_CC_EXT_UART_1_MASK   0x01U

◆ BYPASS_EN_2_CC_EXT_UART_1_POS

#define BYPASS_EN_2_CC_EXT_UART_1_POS   0U

◆ BYPASS_EN_CC_UART_0_ADDR

#define BYPASS_EN_CC_UART_0_ADDR   0x48U

◆ BYPASS_EN_CC_UART_0_MASK

#define BYPASS_EN_CC_UART_0_MASK   0x01U

◆ BYPASS_EN_CC_UART_0_POS

#define BYPASS_EN_CC_UART_0_POS   0U

◆ BYPASS_TO_1_CC_EXT_UART_0_ADDR

#define BYPASS_TO_1_CC_EXT_UART_0_ADDR   0x808U

◆ BYPASS_TO_1_CC_EXT_UART_0_MASK

#define BYPASS_TO_1_CC_EXT_UART_0_MASK   0x06U

◆ BYPASS_TO_1_CC_EXT_UART_0_POS

#define BYPASS_TO_1_CC_EXT_UART_0_POS   1U

◆ BYPASS_TO_2_CC_EXT_UART_1_ADDR

#define BYPASS_TO_2_CC_EXT_UART_1_ADDR   0x809U

◆ BYPASS_TO_2_CC_EXT_UART_1_MASK

#define BYPASS_TO_2_CC_EXT_UART_1_MASK   0x06U

◆ BYPASS_TO_2_CC_EXT_UART_1_POS

#define BYPASS_TO_2_CC_EXT_UART_1_POS   1U

◆ BYPASS_TO_CC_UART_0_ADDR

#define BYPASS_TO_CC_UART_0_ADDR   0x48U

◆ BYPASS_TO_CC_UART_0_MASK

#define BYPASS_TO_CC_UART_0_MASK   0x06U

◆ BYPASS_TO_CC_UART_0_POS

#define BYPASS_TO_CC_UART_0_POS   1U

◆ CAL_CAP_PRE_OUT_EN_RLMS_A_RLMS98_ADDR

#define CAL_CAP_PRE_OUT_EN_RLMS_A_RLMS98_ADDR   0x1498U

◆ CAL_CAP_PRE_OUT_EN_RLMS_A_RLMS98_MASK

#define CAL_CAP_PRE_OUT_EN_RLMS_A_RLMS98_MASK   0x80U

◆ CAL_CAP_PRE_OUT_EN_RLMS_A_RLMS98_POS

#define CAL_CAP_PRE_OUT_EN_RLMS_A_RLMS98_POS   7U

◆ CAL_CAP_PRE_OUT_EN_RLMS_B_RLMS98_ADDR

#define CAL_CAP_PRE_OUT_EN_RLMS_B_RLMS98_ADDR   0x1598U

◆ CAL_CAP_PRE_OUT_EN_RLMS_B_RLMS98_MASK

#define CAL_CAP_PRE_OUT_EN_RLMS_B_RLMS98_MASK   0x80U

◆ CAL_CAP_PRE_OUT_EN_RLMS_B_RLMS98_POS

#define CAL_CAP_PRE_OUT_EN_RLMS_B_RLMS98_POS   7U

◆ CALC_FRM_LEN_H_FSYNC_FSYNC_20_ADDR

#define CALC_FRM_LEN_H_FSYNC_FSYNC_20_ADDR   0x3F4U

◆ CALC_FRM_LEN_H_FSYNC_FSYNC_20_MASK

#define CALC_FRM_LEN_H_FSYNC_FSYNC_20_MASK   0xFFU

◆ CALC_FRM_LEN_H_FSYNC_FSYNC_20_POS

#define CALC_FRM_LEN_H_FSYNC_FSYNC_20_POS   0U

◆ CALC_FRM_LEN_L_FSYNC_FSYNC_18_ADDR

#define CALC_FRM_LEN_L_FSYNC_FSYNC_18_ADDR   0x3F2U

◆ CALC_FRM_LEN_L_FSYNC_FSYNC_18_MASK

#define CALC_FRM_LEN_L_FSYNC_FSYNC_18_MASK   0xFFU

◆ CALC_FRM_LEN_L_FSYNC_FSYNC_18_POS

#define CALC_FRM_LEN_L_FSYNC_FSYNC_18_POS   0U

◆ CALC_FRM_LEN_M_FSYNC_FSYNC_19_ADDR

#define CALC_FRM_LEN_M_FSYNC_FSYNC_19_ADDR   0x3F3U

◆ CALC_FRM_LEN_M_FSYNC_FSYNC_19_MASK

#define CALC_FRM_LEN_M_FSYNC_FSYNC_19_MASK   0xFFU

◆ CALC_FRM_LEN_M_FSYNC_FSYNC_19_POS

#define CALC_FRM_LEN_M_FSYNC_FSYNC_19_POS   0U

◆ CAP_PRE_OUT_RLMS_RLMS_A_RLMS8C_ADDR

#define CAP_PRE_OUT_RLMS_RLMS_A_RLMS8C_ADDR   0x148CU

◆ CAP_PRE_OUT_RLMS_RLMS_A_RLMS8C_MASK

#define CAP_PRE_OUT_RLMS_RLMS_A_RLMS8C_MASK   0x7FU

◆ CAP_PRE_OUT_RLMS_RLMS_A_RLMS8C_POS

#define CAP_PRE_OUT_RLMS_RLMS_A_RLMS8C_POS   0U

◆ CAP_PRE_OUT_RLMS_RLMS_B_RLMS8C_ADDR

#define CAP_PRE_OUT_RLMS_RLMS_B_RLMS8C_ADDR   0x158CU

◆ CAP_PRE_OUT_RLMS_RLMS_B_RLMS8C_MASK

#define CAP_PRE_OUT_RLMS_RLMS_B_RLMS8C_MASK   0x7FU

◆ CAP_PRE_OUT_RLMS_RLMS_B_RLMS8C_POS

#define CAP_PRE_OUT_RLMS_RLMS_B_RLMS8C_POS   0U

◆ CC_CRC_EN_FUNC_SAFE_I2C_UART_CRC7_ADDR

#define CC_CRC_EN_FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU

◆ CC_CRC_EN_FUNC_SAFE_I2C_UART_CRC7_MASK

#define CC_CRC_EN_FUNC_SAFE_I2C_UART_CRC7_MASK   0x02U

◆ CC_CRC_EN_FUNC_SAFE_I2C_UART_CRC7_POS

#define CC_CRC_EN_FUNC_SAFE_I2C_UART_CRC7_POS   1U

◆ CC_CRC_MSGCNTR_OVR_FUNC_SAFE_I2C_UART_CRC7_ADDR

#define CC_CRC_MSGCNTR_OVR_FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU

◆ CC_CRC_MSGCNTR_OVR_FUNC_SAFE_I2C_UART_CRC7_MASK

#define CC_CRC_MSGCNTR_OVR_FUNC_SAFE_I2C_UART_CRC7_MASK   0x01U

◆ CC_CRC_MSGCNTR_OVR_FUNC_SAFE_I2C_UART_CRC7_POS

#define CC_CRC_MSGCNTR_OVR_FUNC_SAFE_I2C_UART_CRC7_POS   0U

◆ CC_EXT_I2C_PT_0_ADDR

#define CC_EXT_I2C_PT_0_ADDR   0x80EU

◆ CC_EXT_I2C_PT_0_DEFAULT

#define CC_EXT_I2C_PT_0_DEFAULT   0x06U

◆ CC_EXT_I2C_PT_1_ADDR

#define CC_EXT_I2C_PT_1_ADDR   0x80FU

◆ CC_EXT_I2C_PT_1_DEFAULT

#define CC_EXT_I2C_PT_1_DEFAULT   0x36U

◆ CC_EXT_UART_0_ADDR

#define CC_EXT_UART_0_ADDR   0x808U

◆ CC_EXT_UART_0_DEFAULT

#define CC_EXT_UART_0_DEFAULT   0x02U

◆ CC_EXT_UART_1_ADDR

#define CC_EXT_UART_1_ADDR   0x809U

◆ CC_EXT_UART_1_DEFAULT

#define CC_EXT_UART_1_DEFAULT   0x02U

◆ CC_I2C_0_ADDR

#define CC_I2C_0_ADDR   0x40U

◆ CC_I2C_0_DEFAULT

#define CC_I2C_0_DEFAULT   0x26U

◆ CC_I2C_1_ADDR

#define CC_I2C_1_ADDR   0x41U

◆ CC_I2C_1_DEFAULT

#define CC_I2C_1_DEFAULT   0x56U

◆ CC_I2C_2_ADDR

#define CC_I2C_2_ADDR   0x42U

◆ CC_I2C_2_DEFAULT

#define CC_I2C_2_DEFAULT   0x00U

◆ CC_I2C_3_ADDR

#define CC_I2C_3_ADDR   0x43U

◆ CC_I2C_3_DEFAULT

#define CC_I2C_3_DEFAULT   0x00U

◆ CC_I2C_4_ADDR

#define CC_I2C_4_ADDR   0x44U

◆ CC_I2C_4_DEFAULT

#define CC_I2C_4_DEFAULT   0x00U

◆ CC_I2C_5_ADDR

#define CC_I2C_5_ADDR   0x45U

◆ CC_I2C_5_DEFAULT

#define CC_I2C_5_DEFAULT   0x00U

◆ CC_I2C_7_ADDR

#define CC_I2C_7_ADDR   0x47U

◆ CC_I2C_7_DEFAULT

#define CC_I2C_7_DEFAULT   0x00U

◆ CC_I2C_PT_0_ADDR

#define CC_I2C_PT_0_ADDR   0x4CU

◆ CC_I2C_PT_0_DEFAULT

#define CC_I2C_PT_0_DEFAULT   0x26U

◆ CC_I2C_PT_1_ADDR

#define CC_I2C_PT_1_ADDR   0x4DU

◆ CC_I2C_PT_1_DEFAULT

#define CC_I2C_PT_1_DEFAULT   0x56U

◆ CC_I2C_PT_2_ADDR

#define CC_I2C_PT_2_ADDR   0x4EU

◆ CC_I2C_PT_2_DEFAULT

#define CC_I2C_PT_2_DEFAULT   0x00U

◆ CC_MSGCNTR_EN_FUNC_SAFE_I2C_UART_CRC7_ADDR

#define CC_MSGCNTR_EN_FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU

◆ CC_MSGCNTR_EN_FUNC_SAFE_I2C_UART_CRC7_MASK

#define CC_MSGCNTR_EN_FUNC_SAFE_I2C_UART_CRC7_MASK   0x04U

◆ CC_MSGCNTR_EN_FUNC_SAFE_I2C_UART_CRC7_POS

#define CC_MSGCNTR_EN_FUNC_SAFE_I2C_UART_CRC7_POS   2U

◆ CC_UART_0_ADDR

#define CC_UART_0_ADDR   0x48U

◆ CC_UART_0_DEFAULT

#define CC_UART_0_DEFAULT   0x42U

◆ CC_UART_1_ADDR

#define CC_UART_1_ADDR   0x49U

◆ CC_UART_1_DEFAULT

#define CC_UART_1_DEFAULT   0x96U

◆ CC_UART_2_ADDR

#define CC_UART_2_ADDR   0x4AU

◆ CC_UART_2_DEFAULT

#define CC_UART_2_DEFAULT   0x80U

◆ CC_UART_PT_0_ADDR

#define CC_UART_PT_0_ADDR   0x4FU

◆ CC_UART_PT_0_DEFAULT

#define CC_UART_PT_0_DEFAULT   0x88U

◆ CFG_BLOCK_DEV_REG0_ADDR

#define CFG_BLOCK_DEV_REG0_ADDR   0x00U

◆ CFG_BLOCK_DEV_REG0_MASK

#define CFG_BLOCK_DEV_REG0_MASK   0x01U

◆ CFG_BLOCK_DEV_REG0_POS

#define CFG_BLOCK_DEV_REG0_POS   0U

◆ CFGC_B_CC_ARQ0_ADDR

#define CFGC_B_CC_ARQ0_ADDR   0x5075U

◆ CFGC_B_CC_ARQ0_DEFAULT

#define CFGC_B_CC_ARQ0_DEFAULT   0x98U

◆ CFGC_B_CC_ARQ1_ADDR

#define CFGC_B_CC_ARQ1_ADDR   0x5076U

◆ CFGC_B_CC_ARQ1_DEFAULT

#define CFGC_B_CC_ARQ1_DEFAULT   0x72U

◆ CFGC_B_CC_ARQ2_ADDR

#define CFGC_B_CC_ARQ2_ADDR   0x5077U

◆ CFGC_B_CC_ARQ2_DEFAULT

#define CFGC_B_CC_ARQ2_DEFAULT   0x00U

◆ CFGC_B_CC_TR0_ADDR

#define CFGC_B_CC_TR0_ADDR   0x5070U

◆ CFGC_B_CC_TR0_DEFAULT

#define CFGC_B_CC_TR0_DEFAULT   0xF0U

◆ CFGC_B_CC_TR1_ADDR

#define CFGC_B_CC_TR1_ADDR   0x5071U

◆ CFGC_B_CC_TR1_DEFAULT

#define CFGC_B_CC_TR1_DEFAULT   0xB0U

◆ CFGC_B_CC_TR3_ADDR

#define CFGC_B_CC_TR3_ADDR   0x5073U

◆ CFGC_B_CC_TR3_DEFAULT

#define CFGC_B_CC_TR3_DEFAULT   0x00U

◆ CFGC_B_CC_TR4_ADDR

#define CFGC_B_CC_TR4_ADDR   0x5074U

◆ CFGC_B_CC_TR4_DEFAULT

#define CFGC_B_CC_TR4_DEFAULT   0xFFU

◆ CFGC_B_IIC_X_ARQ0_ADDR

#define CFGC_B_IIC_X_ARQ0_ADDR   0x5085U

◆ CFGC_B_IIC_X_ARQ0_DEFAULT

#define CFGC_B_IIC_X_ARQ0_DEFAULT   0x98U

◆ CFGC_B_IIC_X_ARQ1_ADDR

#define CFGC_B_IIC_X_ARQ1_ADDR   0x5086U

◆ CFGC_B_IIC_X_ARQ1_DEFAULT

#define CFGC_B_IIC_X_ARQ1_DEFAULT   0x72U

◆ CFGC_B_IIC_X_ARQ2_ADDR

#define CFGC_B_IIC_X_ARQ2_ADDR   0x5087U

◆ CFGC_B_IIC_X_ARQ2_DEFAULT

#define CFGC_B_IIC_X_ARQ2_DEFAULT   0x00U

◆ CFGC_B_IIC_X_TR0_ADDR

#define CFGC_B_IIC_X_TR0_ADDR   0x5080U

◆ CFGC_B_IIC_X_TR0_DEFAULT

#define CFGC_B_IIC_X_TR0_DEFAULT   0xF0U

◆ CFGC_B_IIC_X_TR1_ADDR

#define CFGC_B_IIC_X_TR1_ADDR   0x5081U

◆ CFGC_B_IIC_X_TR1_DEFAULT

#define CFGC_B_IIC_X_TR1_DEFAULT   0xB0U

◆ CFGC_B_IIC_X_TR3_ADDR

#define CFGC_B_IIC_X_TR3_ADDR   0x5083U

◆ CFGC_B_IIC_X_TR3_DEFAULT

#define CFGC_B_IIC_X_TR3_DEFAULT   0x00U

◆ CFGC_B_IIC_X_TR4_ADDR

#define CFGC_B_IIC_X_TR4_ADDR   0x5084U

◆ CFGC_B_IIC_X_TR4_DEFAULT

#define CFGC_B_IIC_X_TR4_DEFAULT   0xFFU

◆ CFGC_B_IIC_Y_ARQ0_ADDR

#define CFGC_B_IIC_Y_ARQ0_ADDR   0x508DU

◆ CFGC_B_IIC_Y_ARQ0_DEFAULT

#define CFGC_B_IIC_Y_ARQ0_DEFAULT   0x98U

◆ CFGC_B_IIC_Y_ARQ1_ADDR

#define CFGC_B_IIC_Y_ARQ1_ADDR   0x508EU

◆ CFGC_B_IIC_Y_ARQ1_DEFAULT

#define CFGC_B_IIC_Y_ARQ1_DEFAULT   0x72U

◆ CFGC_B_IIC_Y_ARQ2_ADDR

#define CFGC_B_IIC_Y_ARQ2_ADDR   0x508FU

◆ CFGC_B_IIC_Y_ARQ2_DEFAULT

#define CFGC_B_IIC_Y_ARQ2_DEFAULT   0x00U

◆ CFGC_B_IIC_Y_TR0_ADDR

#define CFGC_B_IIC_Y_TR0_ADDR   0x5088U

◆ CFGC_B_IIC_Y_TR0_DEFAULT

#define CFGC_B_IIC_Y_TR0_DEFAULT   0xF0U

◆ CFGC_B_IIC_Y_TR1_ADDR

#define CFGC_B_IIC_Y_TR1_ADDR   0x5089U

◆ CFGC_B_IIC_Y_TR1_DEFAULT

#define CFGC_B_IIC_Y_TR1_DEFAULT   0xB0U

◆ CFGC_B_IIC_Y_TR3_ADDR

#define CFGC_B_IIC_Y_TR3_ADDR   0x508BU

◆ CFGC_B_IIC_Y_TR3_DEFAULT

#define CFGC_B_IIC_Y_TR3_DEFAULT   0x00U

◆ CFGC_B_IIC_Y_TR4_ADDR

#define CFGC_B_IIC_Y_TR4_ADDR   0x508CU

◆ CFGC_B_IIC_Y_TR4_DEFAULT

#define CFGC_B_IIC_Y_TR4_DEFAULT   0xFFU

◆ CFGC_CC_ARQ0_ADDR

#define CFGC_CC_ARQ0_ADDR   0x75U

◆ CFGC_CC_ARQ0_DEFAULT

#define CFGC_CC_ARQ0_DEFAULT   0x98U

◆ CFGC_CC_ARQ1_ADDR

#define CFGC_CC_ARQ1_ADDR   0x76U

◆ CFGC_CC_ARQ1_DEFAULT

#define CFGC_CC_ARQ1_DEFAULT   0x72U

◆ CFGC_CC_ARQ2_ADDR

#define CFGC_CC_ARQ2_ADDR   0x77U

◆ CFGC_CC_ARQ2_DEFAULT

#define CFGC_CC_ARQ2_DEFAULT   0x00U

◆ CFGC_CC_TR0_ADDR

#define CFGC_CC_TR0_ADDR   0x70U

◆ CFGC_CC_TR0_DEFAULT

#define CFGC_CC_TR0_DEFAULT   0xF0U

◆ CFGC_CC_TR1_ADDR

#define CFGC_CC_TR1_ADDR   0x71U

◆ CFGC_CC_TR1_DEFAULT

#define CFGC_CC_TR1_DEFAULT   0xB0U

◆ CFGC_CC_TR3_ADDR

#define CFGC_CC_TR3_ADDR   0x73U

◆ CFGC_CC_TR3_DEFAULT

#define CFGC_CC_TR3_DEFAULT   0x00U

◆ CFGC_CC_TR4_ADDR

#define CFGC_CC_TR4_ADDR   0x74U

◆ CFGC_CC_TR4_DEFAULT

#define CFGC_CC_TR4_DEFAULT   0xFFU

◆ CFGC_IIC_X_ARQ0_ADDR

#define CFGC_IIC_X_ARQ0_ADDR   0x85U

◆ CFGC_IIC_X_ARQ0_DEFAULT

#define CFGC_IIC_X_ARQ0_DEFAULT   0x98U

◆ CFGC_IIC_X_ARQ1_ADDR

#define CFGC_IIC_X_ARQ1_ADDR   0x86U

◆ CFGC_IIC_X_ARQ1_DEFAULT

#define CFGC_IIC_X_ARQ1_DEFAULT   0x72U

◆ CFGC_IIC_X_ARQ2_ADDR

#define CFGC_IIC_X_ARQ2_ADDR   0x87U

◆ CFGC_IIC_X_ARQ2_DEFAULT

#define CFGC_IIC_X_ARQ2_DEFAULT   0x00U

◆ CFGC_IIC_X_TR0_ADDR

#define CFGC_IIC_X_TR0_ADDR   0x80U

◆ CFGC_IIC_X_TR0_DEFAULT

#define CFGC_IIC_X_TR0_DEFAULT   0xF0U

◆ CFGC_IIC_X_TR1_ADDR

#define CFGC_IIC_X_TR1_ADDR   0x81U

◆ CFGC_IIC_X_TR1_DEFAULT

#define CFGC_IIC_X_TR1_DEFAULT   0xB0U

◆ CFGC_IIC_X_TR3_ADDR

#define CFGC_IIC_X_TR3_ADDR   0x83U

◆ CFGC_IIC_X_TR3_DEFAULT

#define CFGC_IIC_X_TR3_DEFAULT   0x00U

◆ CFGC_IIC_X_TR4_ADDR

#define CFGC_IIC_X_TR4_ADDR   0x84U

◆ CFGC_IIC_X_TR4_DEFAULT

#define CFGC_IIC_X_TR4_DEFAULT   0xFFU

◆ CFGC_IIC_Y_ARQ0_ADDR

#define CFGC_IIC_Y_ARQ0_ADDR   0x8DU

◆ CFGC_IIC_Y_ARQ0_DEFAULT

#define CFGC_IIC_Y_ARQ0_DEFAULT   0x98U

◆ CFGC_IIC_Y_ARQ1_ADDR

#define CFGC_IIC_Y_ARQ1_ADDR   0x8EU

◆ CFGC_IIC_Y_ARQ1_DEFAULT

#define CFGC_IIC_Y_ARQ1_DEFAULT   0x72U

◆ CFGC_IIC_Y_ARQ2_ADDR

#define CFGC_IIC_Y_ARQ2_ADDR   0x8FU

◆ CFGC_IIC_Y_ARQ2_DEFAULT

#define CFGC_IIC_Y_ARQ2_DEFAULT   0x00U

◆ CFGC_IIC_Y_TR0_ADDR

#define CFGC_IIC_Y_TR0_ADDR   0x88U

◆ CFGC_IIC_Y_TR0_DEFAULT

#define CFGC_IIC_Y_TR0_DEFAULT   0xF0U

◆ CFGC_IIC_Y_TR1_ADDR

#define CFGC_IIC_Y_TR1_ADDR   0x89U

◆ CFGC_IIC_Y_TR1_DEFAULT

#define CFGC_IIC_Y_TR1_DEFAULT   0xB0U

◆ CFGC_IIC_Y_TR3_ADDR

#define CFGC_IIC_Y_TR3_ADDR   0x8BU

◆ CFGC_IIC_Y_TR3_DEFAULT

#define CFGC_IIC_Y_TR3_DEFAULT   0x00U

◆ CFGC_IIC_Y_TR4_ADDR

#define CFGC_IIC_Y_TR4_ADDR   0x8CU

◆ CFGC_IIC_Y_TR4_DEFAULT

#define CFGC_IIC_Y_TR4_DEFAULT   0xFFU

◆ CFGH_B_VIDEO_U_RX0_ADDR

#define CFGH_B_VIDEO_U_RX0_ADDR   0x5053U

◆ CFGH_B_VIDEO_U_RX0_DEFAULT

#define CFGH_B_VIDEO_U_RX0_DEFAULT   0x03U

◆ CFGH_B_VIDEO_X_RX0_ADDR

#define CFGH_B_VIDEO_X_RX0_ADDR   0x5050U

◆ CFGH_B_VIDEO_X_RX0_DEFAULT

#define CFGH_B_VIDEO_X_RX0_DEFAULT   0x00U

◆ CFGH_B_VIDEO_Y_RX0_ADDR

#define CFGH_B_VIDEO_Y_RX0_ADDR   0x5051U

◆ CFGH_B_VIDEO_Y_RX0_DEFAULT

#define CFGH_B_VIDEO_Y_RX0_DEFAULT   0x01U

◆ CFGH_B_VIDEO_Z_RX0_ADDR

#define CFGH_B_VIDEO_Z_RX0_ADDR   0x5052U

◆ CFGH_B_VIDEO_Z_RX0_DEFAULT

#define CFGH_B_VIDEO_Z_RX0_DEFAULT   0x02U

◆ CFGH_VIDEO_U_RX0_ADDR

#define CFGH_VIDEO_U_RX0_ADDR   0x53U

◆ CFGH_VIDEO_U_RX0_DEFAULT

#define CFGH_VIDEO_U_RX0_DEFAULT   0x03U

◆ CFGH_VIDEO_X_RX0_ADDR

#define CFGH_VIDEO_X_RX0_ADDR   0x50U

◆ CFGH_VIDEO_X_RX0_DEFAULT

#define CFGH_VIDEO_X_RX0_DEFAULT   0x00U

◆ CFGH_VIDEO_Y_RX0_ADDR

#define CFGH_VIDEO_Y_RX0_ADDR   0x51U

◆ CFGH_VIDEO_Y_RX0_DEFAULT

#define CFGH_VIDEO_Y_RX0_DEFAULT   0x01U

◆ CFGH_VIDEO_Z_RX0_ADDR

#define CFGH_VIDEO_Z_RX0_ADDR   0x52U

◆ CFGH_VIDEO_Z_RX0_DEFAULT

#define CFGH_VIDEO_Z_RX0_DEFAULT   0x02U

◆ CFGI_B_INFOFR_TR0_ADDR

#define CFGI_B_INFOFR_TR0_ADDR   0x5060U

◆ CFGI_B_INFOFR_TR0_DEFAULT

#define CFGI_B_INFOFR_TR0_DEFAULT   0xF0U

◆ CFGI_B_INFOFR_TR1_ADDR

#define CFGI_B_INFOFR_TR1_ADDR   0x5061U

◆ CFGI_B_INFOFR_TR1_DEFAULT

#define CFGI_B_INFOFR_TR1_DEFAULT   0xB0U

◆ CFGI_B_INFOFR_TR3_ADDR

#define CFGI_B_INFOFR_TR3_ADDR   0x5063U

◆ CFGI_B_INFOFR_TR3_DEFAULT

#define CFGI_B_INFOFR_TR3_DEFAULT   0x00U

◆ CFGI_B_INFOFR_TR4_ADDR

#define CFGI_B_INFOFR_TR4_ADDR   0x5064U

◆ CFGI_B_INFOFR_TR4_DEFAULT

#define CFGI_B_INFOFR_TR4_DEFAULT   0xFFU

◆ CFGI_INFOFR_TR0_ADDR

#define CFGI_INFOFR_TR0_ADDR   0x60U

◆ CFGI_INFOFR_TR0_DEFAULT

#define CFGI_INFOFR_TR0_DEFAULT   0xF0U

◆ CFGI_INFOFR_TR1_ADDR

#define CFGI_INFOFR_TR1_ADDR   0x61U

◆ CFGI_INFOFR_TR1_DEFAULT

#define CFGI_INFOFR_TR1_DEFAULT   0xB0U

◆ CFGI_INFOFR_TR3_ADDR

#define CFGI_INFOFR_TR3_ADDR   0x63U

◆ CFGI_INFOFR_TR3_DEFAULT

#define CFGI_INFOFR_TR3_DEFAULT   0x00U

◆ CFGI_INFOFR_TR4_ADDR

#define CFGI_INFOFR_TR4_ADDR   0x64U

◆ CFGI_INFOFR_TR4_DEFAULT

#define CFGI_INFOFR_TR4_DEFAULT   0xFFU

◆ CFGL_B_GPIO_ARQ0_ADDR

#define CFGL_B_GPIO_ARQ0_ADDR   0x507DU

◆ CFGL_B_GPIO_ARQ0_DEFAULT

#define CFGL_B_GPIO_ARQ0_DEFAULT   0x98U

◆ CFGL_B_GPIO_ARQ1_ADDR

#define CFGL_B_GPIO_ARQ1_ADDR   0x507EU

◆ CFGL_B_GPIO_ARQ1_DEFAULT

#define CFGL_B_GPIO_ARQ1_DEFAULT   0x72U

◆ CFGL_B_GPIO_ARQ2_ADDR

#define CFGL_B_GPIO_ARQ2_ADDR   0x507FU

◆ CFGL_B_GPIO_ARQ2_DEFAULT

#define CFGL_B_GPIO_ARQ2_DEFAULT   0x00U

◆ CFGL_B_GPIO_TR0_ADDR

#define CFGL_B_GPIO_TR0_ADDR   0x5078U

◆ CFGL_B_GPIO_TR0_DEFAULT

#define CFGL_B_GPIO_TR0_DEFAULT   0xF0U

◆ CFGL_B_GPIO_TR1_ADDR

#define CFGL_B_GPIO_TR1_ADDR   0x5079U

◆ CFGL_B_GPIO_TR1_DEFAULT

#define CFGL_B_GPIO_TR1_DEFAULT   0xB0U

◆ CFGL_B_GPIO_TR3_ADDR

#define CFGL_B_GPIO_TR3_ADDR   0x507BU

◆ CFGL_B_GPIO_TR3_DEFAULT

#define CFGL_B_GPIO_TR3_DEFAULT   0x00U

◆ CFGL_B_GPIO_TR4_ADDR

#define CFGL_B_GPIO_TR4_ADDR   0x507CU

◆ CFGL_B_GPIO_TR4_DEFAULT

#define CFGL_B_GPIO_TR4_DEFAULT   0xFFU

◆ CFGL_GPIO_ARQ0_ADDR

#define CFGL_GPIO_ARQ0_ADDR   0x7DU

◆ CFGL_GPIO_ARQ0_DEFAULT

#define CFGL_GPIO_ARQ0_DEFAULT   0x98U

◆ CFGL_GPIO_ARQ1_ADDR

#define CFGL_GPIO_ARQ1_ADDR   0x7EU

◆ CFGL_GPIO_ARQ1_DEFAULT

#define CFGL_GPIO_ARQ1_DEFAULT   0x72U

◆ CFGL_GPIO_ARQ2_ADDR

#define CFGL_GPIO_ARQ2_ADDR   0x7FU

◆ CFGL_GPIO_ARQ2_DEFAULT

#define CFGL_GPIO_ARQ2_DEFAULT   0x00U

◆ CFGL_GPIO_TR0_ADDR

#define CFGL_GPIO_TR0_ADDR   0x78U

◆ CFGL_GPIO_TR0_DEFAULT

#define CFGL_GPIO_TR0_DEFAULT   0xF0U

◆ CFGL_GPIO_TR1_ADDR

#define CFGL_GPIO_TR1_ADDR   0x79U

◆ CFGL_GPIO_TR1_DEFAULT

#define CFGL_GPIO_TR1_DEFAULT   0xB0U

◆ CFGL_GPIO_TR3_ADDR

#define CFGL_GPIO_TR3_ADDR   0x7BU

◆ CFGL_GPIO_TR3_DEFAULT

#define CFGL_GPIO_TR3_DEFAULT   0x00U

◆ CFGL_GPIO_TR4_ADDR

#define CFGL_GPIO_TR4_ADDR   0x7CU

◆ CFGL_GPIO_TR4_DEFAULT

#define CFGL_GPIO_TR4_DEFAULT   0xFFU

◆ CFGL_SPI_ARQ0_ADDR

#define CFGL_SPI_ARQ0_ADDR   0x6DU

◆ CFGL_SPI_ARQ0_DEFAULT

#define CFGL_SPI_ARQ0_DEFAULT   0x98U

◆ CFGL_SPI_ARQ1_ADDR

#define CFGL_SPI_ARQ1_ADDR   0x6EU

◆ CFGL_SPI_ARQ1_DEFAULT

#define CFGL_SPI_ARQ1_DEFAULT   0x72U

◆ CFGL_SPI_ARQ2_ADDR

#define CFGL_SPI_ARQ2_ADDR   0x6FU

◆ CFGL_SPI_ARQ2_DEFAULT

#define CFGL_SPI_ARQ2_DEFAULT   0x00U

◆ CFGL_SPI_TR0_ADDR

#define CFGL_SPI_TR0_ADDR   0x68U

◆ CFGL_SPI_TR0_DEFAULT

#define CFGL_SPI_TR0_DEFAULT   0xF0U

◆ CFGL_SPI_TR1_ADDR

#define CFGL_SPI_TR1_ADDR   0x69U

◆ CFGL_SPI_TR1_DEFAULT

#define CFGL_SPI_TR1_DEFAULT   0xB0U

◆ CFGL_SPI_TR3_ADDR

#define CFGL_SPI_TR3_ADDR   0x6BU

◆ CFGL_SPI_TR3_DEFAULT

#define CFGL_SPI_TR3_DEFAULT   0x00U

◆ CFGL_SPI_TR4_ADDR

#define CFGL_SPI_TR4_ADDR   0x6CU

◆ CFGL_SPI_TR4_DEFAULT

#define CFGL_SPI_TR4_DEFAULT   0xFFU

◆ CHECK_CRC_FUNC_SAFE_REGCRC0_ADDR

#define CHECK_CRC_FUNC_SAFE_REGCRC0_ADDR   0x3000U

◆ CHECK_CRC_FUNC_SAFE_REGCRC0_MASK

#define CHECK_CRC_FUNC_SAFE_REGCRC0_MASK   0x02U

◆ CHECK_CRC_FUNC_SAFE_REGCRC0_POS

#define CHECK_CRC_FUNC_SAFE_REGCRC0_POS   1U

◆ CHKR_ALT_VRX_PATGEN_0_CHKR_ALT_ADDR

#define CHKR_ALT_VRX_PATGEN_0_CHKR_ALT_ADDR   0x266U

◆ CHKR_ALT_VRX_PATGEN_0_CHKR_ALT_MASK

#define CHKR_ALT_VRX_PATGEN_0_CHKR_ALT_MASK   0xFFU

◆ CHKR_ALT_VRX_PATGEN_0_CHKR_ALT_POS

#define CHKR_ALT_VRX_PATGEN_0_CHKR_ALT_POS   0U

◆ CHKR_COLOR_A_H_VRX_PATGEN_0_CHKR_COLOR_A_H_ADDR

#define CHKR_COLOR_A_H_VRX_PATGEN_0_CHKR_COLOR_A_H_ADDR   0x260U

◆ CHKR_COLOR_A_H_VRX_PATGEN_0_CHKR_COLOR_A_H_MASK

#define CHKR_COLOR_A_H_VRX_PATGEN_0_CHKR_COLOR_A_H_MASK   0xFFU

◆ CHKR_COLOR_A_H_VRX_PATGEN_0_CHKR_COLOR_A_H_POS

#define CHKR_COLOR_A_H_VRX_PATGEN_0_CHKR_COLOR_A_H_POS   0U

◆ CHKR_COLOR_A_L_VRX_PATGEN_0_CHKR_COLOR_A_L_ADDR

#define CHKR_COLOR_A_L_VRX_PATGEN_0_CHKR_COLOR_A_L_ADDR   0x25EU

◆ CHKR_COLOR_A_L_VRX_PATGEN_0_CHKR_COLOR_A_L_MASK

#define CHKR_COLOR_A_L_VRX_PATGEN_0_CHKR_COLOR_A_L_MASK   0xFFU

◆ CHKR_COLOR_A_L_VRX_PATGEN_0_CHKR_COLOR_A_L_POS

#define CHKR_COLOR_A_L_VRX_PATGEN_0_CHKR_COLOR_A_L_POS   0U

◆ CHKR_COLOR_A_M_VRX_PATGEN_0_CHKR_COLOR_A_1_ADDR

#define CHKR_COLOR_A_M_VRX_PATGEN_0_CHKR_COLOR_A_1_ADDR   0x25FU

◆ CHKR_COLOR_A_M_VRX_PATGEN_0_CHKR_COLOR_A_1_MASK

#define CHKR_COLOR_A_M_VRX_PATGEN_0_CHKR_COLOR_A_1_MASK   0xFFU

◆ CHKR_COLOR_A_M_VRX_PATGEN_0_CHKR_COLOR_A_1_POS

#define CHKR_COLOR_A_M_VRX_PATGEN_0_CHKR_COLOR_A_1_POS   0U

◆ CHKR_COLOR_B_H_VRX_PATGEN_0_CHKR_COLOR_B_H_ADDR

#define CHKR_COLOR_B_H_VRX_PATGEN_0_CHKR_COLOR_B_H_ADDR   0x263U

◆ CHKR_COLOR_B_H_VRX_PATGEN_0_CHKR_COLOR_B_H_MASK

#define CHKR_COLOR_B_H_VRX_PATGEN_0_CHKR_COLOR_B_H_MASK   0xFFU

◆ CHKR_COLOR_B_H_VRX_PATGEN_0_CHKR_COLOR_B_H_POS

#define CHKR_COLOR_B_H_VRX_PATGEN_0_CHKR_COLOR_B_H_POS   0U

◆ CHKR_COLOR_B_L_VRX_PATGEN_0_CHKR_COLOR_B_L_ADDR

#define CHKR_COLOR_B_L_VRX_PATGEN_0_CHKR_COLOR_B_L_ADDR   0x261U

◆ CHKR_COLOR_B_L_VRX_PATGEN_0_CHKR_COLOR_B_L_MASK

#define CHKR_COLOR_B_L_VRX_PATGEN_0_CHKR_COLOR_B_L_MASK   0xFFU

◆ CHKR_COLOR_B_L_VRX_PATGEN_0_CHKR_COLOR_B_L_POS

#define CHKR_COLOR_B_L_VRX_PATGEN_0_CHKR_COLOR_B_L_POS   0U

◆ CHKR_COLOR_B_M_VRX_PATGEN_0_CHKR_COLOR_B_M_ADDR

#define CHKR_COLOR_B_M_VRX_PATGEN_0_CHKR_COLOR_B_M_ADDR   0x262U

◆ CHKR_COLOR_B_M_VRX_PATGEN_0_CHKR_COLOR_B_M_MASK

#define CHKR_COLOR_B_M_VRX_PATGEN_0_CHKR_COLOR_B_M_MASK   0xFFU

◆ CHKR_COLOR_B_M_VRX_PATGEN_0_CHKR_COLOR_B_M_POS

#define CHKR_COLOR_B_M_VRX_PATGEN_0_CHKR_COLOR_B_M_POS   0U

◆ CHKR_RPT_A_VRX_PATGEN_0_CHKR_RPT_A_ADDR

#define CHKR_RPT_A_VRX_PATGEN_0_CHKR_RPT_A_ADDR   0x264U

◆ CHKR_RPT_A_VRX_PATGEN_0_CHKR_RPT_A_MASK

#define CHKR_RPT_A_VRX_PATGEN_0_CHKR_RPT_A_MASK   0xFFU

◆ CHKR_RPT_A_VRX_PATGEN_0_CHKR_RPT_A_POS

#define CHKR_RPT_A_VRX_PATGEN_0_CHKR_RPT_A_POS   0U

◆ CHKR_RPT_B_VRX_PATGEN_0_CHKR_RPT_B_ADDR

#define CHKR_RPT_B_VRX_PATGEN_0_CHKR_RPT_B_ADDR   0x265U

◆ CHKR_RPT_B_VRX_PATGEN_0_CHKR_RPT_B_MASK

#define CHKR_RPT_B_VRX_PATGEN_0_CHKR_RPT_B_MASK   0xFFU

◆ CHKR_RPT_B_VRX_PATGEN_0_CHKR_RPT_B_POS

#define CHKR_RPT_B_VRX_PATGEN_0_CHKR_RPT_B_POS   0U

◆ CLEAR_ALL_STATS_B_FEC_B_CLEAR_STATS_ADDR

#define CLEAR_ALL_STATS_B_FEC_B_CLEAR_STATS_ADDR   0x2100U

◆ CLEAR_ALL_STATS_B_FEC_B_CLEAR_STATS_MASK

#define CLEAR_ALL_STATS_B_FEC_B_CLEAR_STATS_MASK   0x01U

◆ CLEAR_ALL_STATS_B_FEC_B_CLEAR_STATS_POS

#define CLEAR_ALL_STATS_B_FEC_B_CLEAR_STATS_POS   0U

◆ CLEAR_ALL_STATS_FEC_CLEAR_STATS_ADDR

#define CLEAR_ALL_STATS_FEC_CLEAR_STATS_ADDR   0x2000U

◆ CLEAR_ALL_STATS_FEC_CLEAR_STATS_MASK

#define CLEAR_ALL_STATS_FEC_CLEAR_STATS_MASK   0x01U

◆ CLEAR_ALL_STATS_FEC_CLEAR_STATS_POS

#define CLEAR_ALL_STATS_FEC_CLEAR_STATS_POS   0U

◆ CLEAR_BITS_CORRECTED_B_FEC_B_CLEAR_STATS_ADDR

#define CLEAR_BITS_CORRECTED_B_FEC_B_CLEAR_STATS_ADDR   0x2100U

◆ CLEAR_BITS_CORRECTED_B_FEC_B_CLEAR_STATS_MASK

#define CLEAR_BITS_CORRECTED_B_FEC_B_CLEAR_STATS_MASK   0x08U

◆ CLEAR_BITS_CORRECTED_B_FEC_B_CLEAR_STATS_POS

#define CLEAR_BITS_CORRECTED_B_FEC_B_CLEAR_STATS_POS   3U

◆ CLEAR_BITS_CORRECTED_FEC_CLEAR_STATS_ADDR

#define CLEAR_BITS_CORRECTED_FEC_CLEAR_STATS_ADDR   0x2000U

◆ CLEAR_BITS_CORRECTED_FEC_CLEAR_STATS_MASK

#define CLEAR_BITS_CORRECTED_FEC_CLEAR_STATS_MASK   0x08U

◆ CLEAR_BITS_CORRECTED_FEC_CLEAR_STATS_POS

#define CLEAR_BITS_CORRECTED_FEC_CLEAR_STATS_POS   3U

◆ CLEAR_BLOCKS_PROCESSED_B_FEC_B_CLEAR_STATS_ADDR

#define CLEAR_BLOCKS_PROCESSED_B_FEC_B_CLEAR_STATS_ADDR   0x2100U

◆ CLEAR_BLOCKS_PROCESSED_B_FEC_B_CLEAR_STATS_MASK

#define CLEAR_BLOCKS_PROCESSED_B_FEC_B_CLEAR_STATS_MASK   0x02U

◆ CLEAR_BLOCKS_PROCESSED_B_FEC_B_CLEAR_STATS_POS

#define CLEAR_BLOCKS_PROCESSED_B_FEC_B_CLEAR_STATS_POS   1U

◆ CLEAR_BLOCKS_PROCESSED_FEC_CLEAR_STATS_ADDR

#define CLEAR_BLOCKS_PROCESSED_FEC_CLEAR_STATS_ADDR   0x2000U

◆ CLEAR_BLOCKS_PROCESSED_FEC_CLEAR_STATS_MASK

#define CLEAR_BLOCKS_PROCESSED_FEC_CLEAR_STATS_MASK   0x02U

◆ CLEAR_BLOCKS_PROCESSED_FEC_CLEAR_STATS_POS

#define CLEAR_BLOCKS_PROCESSED_FEC_CLEAR_STATS_POS   1U

◆ CLEAR_BLOCKS_UNCORRECTABLE_B_FEC_B_CLEAR_STATS_ADDR

#define CLEAR_BLOCKS_UNCORRECTABLE_B_FEC_B_CLEAR_STATS_ADDR   0x2100U

◆ CLEAR_BLOCKS_UNCORRECTABLE_B_FEC_B_CLEAR_STATS_MASK

#define CLEAR_BLOCKS_UNCORRECTABLE_B_FEC_B_CLEAR_STATS_MASK   0x04U

◆ CLEAR_BLOCKS_UNCORRECTABLE_B_FEC_B_CLEAR_STATS_POS

#define CLEAR_BLOCKS_UNCORRECTABLE_B_FEC_B_CLEAR_STATS_POS   2U

◆ CLEAR_BLOCKS_UNCORRECTABLE_FEC_CLEAR_STATS_ADDR

#define CLEAR_BLOCKS_UNCORRECTABLE_FEC_CLEAR_STATS_ADDR   0x2000U

◆ CLEAR_BLOCKS_UNCORRECTABLE_FEC_CLEAR_STATS_MASK

#define CLEAR_BLOCKS_UNCORRECTABLE_FEC_CLEAR_STATS_MASK   0x04U

◆ CLEAR_BLOCKS_UNCORRECTABLE_FEC_CLEAR_STATS_POS

#define CLEAR_BLOCKS_UNCORRECTABLE_FEC_CLEAR_STATS_POS   2U

◆ CMD_OVERFLOW2_BACKTOP_BACKTOP11_ADDR

#define CMD_OVERFLOW2_BACKTOP_BACKTOP11_ADDR   0x312U

◆ CMD_OVERFLOW2_BACKTOP_BACKTOP11_MASK

#define CMD_OVERFLOW2_BACKTOP_BACKTOP11_MASK   0x20U

◆ CMD_OVERFLOW2_BACKTOP_BACKTOP11_POS

#define CMD_OVERFLOW2_BACKTOP_BACKTOP11_POS   5U

◆ CMD_OVERFLOW3_BACKTOP_BACKTOP11_ADDR

#define CMD_OVERFLOW3_BACKTOP_BACKTOP11_ADDR   0x312U

◆ CMD_OVERFLOW3_BACKTOP_BACKTOP11_MASK

#define CMD_OVERFLOW3_BACKTOP_BACKTOP11_MASK   0x40U

◆ CMD_OVERFLOW3_BACKTOP_BACKTOP11_POS

#define CMD_OVERFLOW3_BACKTOP_BACKTOP11_POS   6U

◆ CMP_STATUS_TCTRL_PWR0_ADDR

#define CMP_STATUS_TCTRL_PWR0_ADDR   0x08U

◆ CMP_STATUS_TCTRL_PWR0_MASK

#define CMP_STATUS_TCTRL_PWR0_MASK   0x1FU

◆ CMP_STATUS_TCTRL_PWR0_POS

#define CMP_STATUS_TCTRL_PWR0_POS   0U

◆ CMP_VTERM_STATUS_DEV_REG7_ADDR

#define CMP_VTERM_STATUS_DEV_REG7_ADDR   0x07U

◆ CMP_VTERM_STATUS_DEV_REG7_MASK

#define CMP_VTERM_STATUS_DEV_REG7_MASK   0x80U

◆ CMP_VTERM_STATUS_DEV_REG7_POS

#define CMP_VTERM_STATUS_DEV_REG7_POS   7U

◆ CMU_CMU2_ADDR

#define CMU_CMU2_ADDR   0x302U

◆ CMU_CMU2_DEFAULT

#define CMU_CMU2_DEFAULT   0x00U

◆ CMU_LOCKED_TCTRL_CTRL3_ADDR

#define CMU_LOCKED_TCTRL_CTRL3_ADDR   0x13U

◆ CMU_LOCKED_TCTRL_CTRL3_MASK

#define CMU_LOCKED_TCTRL_CTRL3_MASK   0x02U

◆ CMU_LOCKED_TCTRL_CTRL3_POS

#define CMU_LOCKED_TCTRL_CTRL3_POS   1U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI1_DPLL_3_ADDR

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI1_DPLL_3_ADDR   0x1C03U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI1_DPLL_3_MASK

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI1_DPLL_3_MASK   0x40U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI1_DPLL_3_POS

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI1_DPLL_3_POS   6U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI2_DPLL_3_ADDR

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI2_DPLL_3_ADDR   0x1D03U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI2_DPLL_3_MASK

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI2_DPLL_3_MASK   0x40U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI2_DPLL_3_POS

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI2_DPLL_3_POS   6U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI3_DPLL_3_ADDR

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI3_DPLL_3_ADDR   0x1E03U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI3_DPLL_3_MASK

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI3_DPLL_3_MASK   0x40U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI3_DPLL_3_POS

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI3_DPLL_3_POS   6U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI4_DPLL_3_ADDR

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI4_DPLL_3_ADDR   0x1F03U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI4_DPLL_3_MASK

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI4_DPLL_3_MASK   0x40U

◆ CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI4_DPLL_3_POS

#define CONFIG_DISABLE_DIV_OUT_EXP_DPLL_CSI4_DPLL_3_POS   6U

◆ CONFIG_DIV_FB_H_DPLL_CSI1_DPLL_8_ADDR

#define CONFIG_DIV_FB_H_DPLL_CSI1_DPLL_8_ADDR   0x1C08U

◆ CONFIG_DIV_FB_H_DPLL_CSI1_DPLL_8_MASK

#define CONFIG_DIV_FB_H_DPLL_CSI1_DPLL_8_MASK   0xFFU

◆ CONFIG_DIV_FB_H_DPLL_CSI1_DPLL_8_POS

#define CONFIG_DIV_FB_H_DPLL_CSI1_DPLL_8_POS   0U

◆ CONFIG_DIV_FB_H_DPLL_CSI2_DPLL_8_ADDR

#define CONFIG_DIV_FB_H_DPLL_CSI2_DPLL_8_ADDR   0x1D08U

◆ CONFIG_DIV_FB_H_DPLL_CSI2_DPLL_8_MASK

#define CONFIG_DIV_FB_H_DPLL_CSI2_DPLL_8_MASK   0xFFU

◆ CONFIG_DIV_FB_H_DPLL_CSI2_DPLL_8_POS

#define CONFIG_DIV_FB_H_DPLL_CSI2_DPLL_8_POS   0U

◆ CONFIG_DIV_FB_H_DPLL_CSI3_DPLL_8_ADDR

#define CONFIG_DIV_FB_H_DPLL_CSI3_DPLL_8_ADDR   0x1E08U

◆ CONFIG_DIV_FB_H_DPLL_CSI3_DPLL_8_MASK

#define CONFIG_DIV_FB_H_DPLL_CSI3_DPLL_8_MASK   0xFFU

◆ CONFIG_DIV_FB_H_DPLL_CSI3_DPLL_8_POS

#define CONFIG_DIV_FB_H_DPLL_CSI3_DPLL_8_POS   0U

◆ CONFIG_DIV_FB_H_DPLL_CSI4_DPLL_8_ADDR

#define CONFIG_DIV_FB_H_DPLL_CSI4_DPLL_8_ADDR   0x1F08U

◆ CONFIG_DIV_FB_H_DPLL_CSI4_DPLL_8_MASK

#define CONFIG_DIV_FB_H_DPLL_CSI4_DPLL_8_MASK   0xFFU

◆ CONFIG_DIV_FB_H_DPLL_CSI4_DPLL_8_POS

#define CONFIG_DIV_FB_H_DPLL_CSI4_DPLL_8_POS   0U

◆ CONFIG_DIV_FB_L_DPLL_CSI1_DPLL_7_ADDR

#define CONFIG_DIV_FB_L_DPLL_CSI1_DPLL_7_ADDR   0x1C07U

◆ CONFIG_DIV_FB_L_DPLL_CSI1_DPLL_7_MASK

#define CONFIG_DIV_FB_L_DPLL_CSI1_DPLL_7_MASK   0x80U

◆ CONFIG_DIV_FB_L_DPLL_CSI1_DPLL_7_POS

#define CONFIG_DIV_FB_L_DPLL_CSI1_DPLL_7_POS   7U

◆ CONFIG_DIV_FB_L_DPLL_CSI2_DPLL_7_ADDR

#define CONFIG_DIV_FB_L_DPLL_CSI2_DPLL_7_ADDR   0x1D07U

◆ CONFIG_DIV_FB_L_DPLL_CSI2_DPLL_7_MASK

#define CONFIG_DIV_FB_L_DPLL_CSI2_DPLL_7_MASK   0x80U

◆ CONFIG_DIV_FB_L_DPLL_CSI2_DPLL_7_POS

#define CONFIG_DIV_FB_L_DPLL_CSI2_DPLL_7_POS   7U

◆ CONFIG_DIV_FB_L_DPLL_CSI3_DPLL_7_ADDR

#define CONFIG_DIV_FB_L_DPLL_CSI3_DPLL_7_ADDR   0x1E07U

◆ CONFIG_DIV_FB_L_DPLL_CSI3_DPLL_7_MASK

#define CONFIG_DIV_FB_L_DPLL_CSI3_DPLL_7_MASK   0x80U

◆ CONFIG_DIV_FB_L_DPLL_CSI3_DPLL_7_POS

#define CONFIG_DIV_FB_L_DPLL_CSI3_DPLL_7_POS   7U

◆ CONFIG_DIV_FB_L_DPLL_CSI4_DPLL_7_ADDR

#define CONFIG_DIV_FB_L_DPLL_CSI4_DPLL_7_ADDR   0x1F07U

◆ CONFIG_DIV_FB_L_DPLL_CSI4_DPLL_7_MASK

#define CONFIG_DIV_FB_L_DPLL_CSI4_DPLL_7_MASK   0x80U

◆ CONFIG_DIV_FB_L_DPLL_CSI4_DPLL_7_POS

#define CONFIG_DIV_FB_L_DPLL_CSI4_DPLL_7_POS   7U

◆ CONFIG_DIV_IN_DPLL_CSI1_DPLL_7_ADDR

#define CONFIG_DIV_IN_DPLL_CSI1_DPLL_7_ADDR   0x1C07U

◆ CONFIG_DIV_IN_DPLL_CSI1_DPLL_7_MASK

#define CONFIG_DIV_IN_DPLL_CSI1_DPLL_7_MASK   0x7CU

◆ CONFIG_DIV_IN_DPLL_CSI1_DPLL_7_POS

#define CONFIG_DIV_IN_DPLL_CSI1_DPLL_7_POS   2U

◆ CONFIG_DIV_IN_DPLL_CSI2_DPLL_7_ADDR

#define CONFIG_DIV_IN_DPLL_CSI2_DPLL_7_ADDR   0x1D07U

◆ CONFIG_DIV_IN_DPLL_CSI2_DPLL_7_MASK

#define CONFIG_DIV_IN_DPLL_CSI2_DPLL_7_MASK   0x7CU

◆ CONFIG_DIV_IN_DPLL_CSI2_DPLL_7_POS

#define CONFIG_DIV_IN_DPLL_CSI2_DPLL_7_POS   2U

◆ CONFIG_DIV_IN_DPLL_CSI3_DPLL_7_ADDR

#define CONFIG_DIV_IN_DPLL_CSI3_DPLL_7_ADDR   0x1E07U

◆ CONFIG_DIV_IN_DPLL_CSI3_DPLL_7_MASK

#define CONFIG_DIV_IN_DPLL_CSI3_DPLL_7_MASK   0x7CU

◆ CONFIG_DIV_IN_DPLL_CSI3_DPLL_7_POS

#define CONFIG_DIV_IN_DPLL_CSI3_DPLL_7_POS   2U

◆ CONFIG_DIV_IN_DPLL_CSI4_DPLL_7_ADDR

#define CONFIG_DIV_IN_DPLL_CSI4_DPLL_7_ADDR   0x1F07U

◆ CONFIG_DIV_IN_DPLL_CSI4_DPLL_7_MASK

#define CONFIG_DIV_IN_DPLL_CSI4_DPLL_7_MASK   0x7CU

◆ CONFIG_DIV_IN_DPLL_CSI4_DPLL_7_POS

#define CONFIG_DIV_IN_DPLL_CSI4_DPLL_7_POS   2U

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI1_DPLL_10_ADDR

#define CONFIG_DIV_OUT_EXP_DPLL_CSI1_DPLL_10_ADDR   0x1C0AU

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI1_DPLL_10_MASK

#define CONFIG_DIV_OUT_EXP_DPLL_CSI1_DPLL_10_MASK   0x70U

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI1_DPLL_10_POS

#define CONFIG_DIV_OUT_EXP_DPLL_CSI1_DPLL_10_POS   4U

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI2_DPLL_10_ADDR

#define CONFIG_DIV_OUT_EXP_DPLL_CSI2_DPLL_10_ADDR   0x1D0AU

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI2_DPLL_10_MASK

#define CONFIG_DIV_OUT_EXP_DPLL_CSI2_DPLL_10_MASK   0x70U

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI2_DPLL_10_POS

#define CONFIG_DIV_OUT_EXP_DPLL_CSI2_DPLL_10_POS   4U

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI3_DPLL_10_ADDR

#define CONFIG_DIV_OUT_EXP_DPLL_CSI3_DPLL_10_ADDR   0x1E0AU

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI3_DPLL_10_MASK

#define CONFIG_DIV_OUT_EXP_DPLL_CSI3_DPLL_10_MASK   0x70U

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI3_DPLL_10_POS

#define CONFIG_DIV_OUT_EXP_DPLL_CSI3_DPLL_10_POS   4U

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI4_DPLL_10_ADDR

#define CONFIG_DIV_OUT_EXP_DPLL_CSI4_DPLL_10_ADDR   0x1F0AU

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI4_DPLL_10_MASK

#define CONFIG_DIV_OUT_EXP_DPLL_CSI4_DPLL_10_MASK   0x70U

◆ CONFIG_DIV_OUT_EXP_DPLL_CSI4_DPLL_10_POS

#define CONFIG_DIV_OUT_EXP_DPLL_CSI4_DPLL_10_POS   4U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI1_DPLL_3_ADDR

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI1_DPLL_3_ADDR   0x1C03U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI1_DPLL_3_MASK

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI1_DPLL_3_MASK   0x80U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI1_DPLL_3_POS

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI1_DPLL_3_POS   7U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI2_DPLL_3_ADDR

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI2_DPLL_3_ADDR   0x1D03U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI2_DPLL_3_MASK

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI2_DPLL_3_MASK   0x80U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI2_DPLL_3_POS

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI2_DPLL_3_POS   7U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI3_DPLL_3_ADDR

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI3_DPLL_3_ADDR   0x1E03U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI3_DPLL_3_MASK

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI3_DPLL_3_MASK   0x80U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI3_DPLL_3_POS

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI3_DPLL_3_POS   7U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI4_DPLL_3_ADDR

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI4_DPLL_3_ADDR   0x1F03U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI4_DPLL_3_MASK

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI4_DPLL_3_MASK   0x80U

◆ CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI4_DPLL_3_POS

#define CONFIG_SEL_CLOCK_OUT_USE_EXTERNAL_DPLL_CSI4_DPLL_3_POS   7U

◆ CONFIG_SOFT_RST_N_DPLL_CSI1_DPLL_0_ADDR

#define CONFIG_SOFT_RST_N_DPLL_CSI1_DPLL_0_ADDR   0x1C00U

◆ CONFIG_SOFT_RST_N_DPLL_CSI1_DPLL_0_MASK

#define CONFIG_SOFT_RST_N_DPLL_CSI1_DPLL_0_MASK   0x01U

◆ CONFIG_SOFT_RST_N_DPLL_CSI1_DPLL_0_POS

#define CONFIG_SOFT_RST_N_DPLL_CSI1_DPLL_0_POS   0U

◆ CONFIG_SOFT_RST_N_DPLL_CSI2_DPLL_0_ADDR

#define CONFIG_SOFT_RST_N_DPLL_CSI2_DPLL_0_ADDR   0x1D00U

◆ CONFIG_SOFT_RST_N_DPLL_CSI2_DPLL_0_MASK

#define CONFIG_SOFT_RST_N_DPLL_CSI2_DPLL_0_MASK   0x01U

◆ CONFIG_SOFT_RST_N_DPLL_CSI2_DPLL_0_POS

#define CONFIG_SOFT_RST_N_DPLL_CSI2_DPLL_0_POS   0U

◆ CONFIG_SOFT_RST_N_DPLL_CSI3_DPLL_0_ADDR

#define CONFIG_SOFT_RST_N_DPLL_CSI3_DPLL_0_ADDR   0x1E00U

◆ CONFIG_SOFT_RST_N_DPLL_CSI3_DPLL_0_MASK

#define CONFIG_SOFT_RST_N_DPLL_CSI3_DPLL_0_MASK   0x01U

◆ CONFIG_SOFT_RST_N_DPLL_CSI3_DPLL_0_POS

#define CONFIG_SOFT_RST_N_DPLL_CSI3_DPLL_0_POS   0U

◆ CONFIG_SOFT_RST_N_DPLL_CSI4_DPLL_0_ADDR

#define CONFIG_SOFT_RST_N_DPLL_CSI4_DPLL_0_ADDR   0x1F00U

◆ CONFIG_SOFT_RST_N_DPLL_CSI4_DPLL_0_MASK

#define CONFIG_SOFT_RST_N_DPLL_CSI4_DPLL_0_MASK   0x01U

◆ CONFIG_SOFT_RST_N_DPLL_CSI4_DPLL_0_POS

#define CONFIG_SOFT_RST_N_DPLL_CSI4_DPLL_0_POS   0U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI1_DPLL_3_ADDR

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI1_DPLL_3_ADDR   0x1C03U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI1_DPLL_3_MASK

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI1_DPLL_3_MASK   0x10U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI1_DPLL_3_POS

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI1_DPLL_3_POS   4U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI2_DPLL_3_ADDR

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI2_DPLL_3_ADDR   0x1D03U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI2_DPLL_3_MASK

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI2_DPLL_3_MASK   0x10U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI2_DPLL_3_POS

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI2_DPLL_3_POS   4U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI3_DPLL_3_ADDR

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI3_DPLL_3_ADDR   0x1E03U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI3_DPLL_3_MASK

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI3_DPLL_3_MASK   0x10U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI3_DPLL_3_POS

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI3_DPLL_3_POS   4U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI4_DPLL_3_ADDR

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI4_DPLL_3_ADDR   0x1F03U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI4_DPLL_3_MASK

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI4_DPLL_3_MASK   0x10U

◆ CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI4_DPLL_3_POS

#define CONFIG_USE_INTERNAL_DIVIDER_VALUES_DPLL_CSI4_DPLL_3_POS   4U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI1_DPLL_3_ADDR

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI1_DPLL_3_ADDR   0x1C03U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI1_DPLL_3_MASK

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI1_DPLL_3_MASK   0x20U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI1_DPLL_3_POS

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI1_DPLL_3_POS   5U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI2_DPLL_3_ADDR

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI2_DPLL_3_ADDR   0x1D03U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI2_DPLL_3_MASK

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI2_DPLL_3_MASK   0x20U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI2_DPLL_3_POS

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI2_DPLL_3_POS   5U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI3_DPLL_3_ADDR

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI3_DPLL_3_ADDR   0x1E03U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI3_DPLL_3_MASK

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI3_DPLL_3_MASK   0x20U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI3_DPLL_3_POS

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI3_DPLL_3_POS   5U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI4_DPLL_3_ADDR

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI4_DPLL_3_ADDR   0x1F03U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI4_DPLL_3_MASK

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI4_DPLL_3_MASK   0x20U

◆ CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI4_DPLL_3_POS

#define CONFIG_USE_INTERNAL_PLL_MODE_VALUES_DPLL_CSI4_DPLL_3_POS   5U

◆ CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC5_ADDR

#define CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC5_ADDR   0x300DU

◆ CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC5_MASK

#define CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC5_MASK   0xFFU

◆ CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC5_POS

#define CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC5_POS   0U

◆ CRC_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_ADDR

#define CRC_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U

◆ CRC_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_MASK

#define CRC_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_MASK   0x1CU

◆ CRC_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_POS

#define CRC_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_POS   2U

◆ CRC_PERIOD_FUNC_SAFE_REGCRC1_ADDR

#define CRC_PERIOD_FUNC_SAFE_REGCRC1_ADDR   0x3001U

◆ CRC_PERIOD_FUNC_SAFE_REGCRC1_MASK

#define CRC_PERIOD_FUNC_SAFE_REGCRC1_MASK   0xFFU

◆ CRC_PERIOD_FUNC_SAFE_REGCRC1_POS

#define CRC_PERIOD_FUNC_SAFE_REGCRC1_POS   0U

◆ CRC_VAL_FUNC_SAFE_I2C_UART_CRC2_ADDR

#define CRC_VAL_FUNC_SAFE_I2C_UART_CRC2_ADDR   0x300AU

◆ CRC_VAL_FUNC_SAFE_I2C_UART_CRC2_MASK

#define CRC_VAL_FUNC_SAFE_I2C_UART_CRC2_MASK   0xFFU

◆ CRC_VAL_FUNC_SAFE_I2C_UART_CRC2_POS

#define CRC_VAL_FUNC_SAFE_I2C_UART_CRC2_POS   0U

◆ CROSS0_F_VRX_Y_CROSS_0_ADDR

#define CROSS0_F_VRX_Y_CROSS_0_ADDR   0x1E0U

◆ CROSS0_F_VRX_Y_CROSS_0_MASK

#define CROSS0_F_VRX_Y_CROSS_0_MASK   0x20U

◆ CROSS0_F_VRX_Y_CROSS_0_POS

#define CROSS0_F_VRX_Y_CROSS_0_POS   5U

◆ CROSS0_F_VRX_Z_CROSS_0_ADDR

#define CROSS0_F_VRX_Z_CROSS_0_ADDR   0x200U

◆ CROSS0_F_VRX_Z_CROSS_0_MASK

#define CROSS0_F_VRX_Z_CROSS_0_MASK   0x20U

◆ CROSS0_F_VRX_Z_CROSS_0_POS

#define CROSS0_F_VRX_Z_CROSS_0_POS   5U

◆ CROSS0_I_VRX_Y_CROSS_0_ADDR

#define CROSS0_I_VRX_Y_CROSS_0_ADDR   0x1E0U

◆ CROSS0_I_VRX_Y_CROSS_0_MASK

#define CROSS0_I_VRX_Y_CROSS_0_MASK   0x40U

◆ CROSS0_I_VRX_Y_CROSS_0_POS

#define CROSS0_I_VRX_Y_CROSS_0_POS   6U

◆ CROSS0_I_VRX_Z_CROSS_0_ADDR

#define CROSS0_I_VRX_Z_CROSS_0_ADDR   0x200U

◆ CROSS0_I_VRX_Z_CROSS_0_MASK

#define CROSS0_I_VRX_Z_CROSS_0_MASK   0x40U

◆ CROSS0_I_VRX_Z_CROSS_0_POS

#define CROSS0_I_VRX_Z_CROSS_0_POS   6U

◆ CROSS0_VRX_Y_CROSS_0_ADDR

#define CROSS0_VRX_Y_CROSS_0_ADDR   0x1E0U

◆ CROSS0_VRX_Y_CROSS_0_MASK

#define CROSS0_VRX_Y_CROSS_0_MASK   0x1FU

◆ CROSS0_VRX_Y_CROSS_0_POS

#define CROSS0_VRX_Y_CROSS_0_POS   0U

◆ CROSS0_VRX_Z_CROSS_0_ADDR

#define CROSS0_VRX_Z_CROSS_0_ADDR   0x200U

◆ CROSS0_VRX_Z_CROSS_0_MASK

#define CROSS0_VRX_Z_CROSS_0_MASK   0x1FU

◆ CROSS0_VRX_Z_CROSS_0_POS

#define CROSS0_VRX_Z_CROSS_0_POS   0U

◆ CROSS10_F_VRX_Y_CROSS_10_ADDR

#define CROSS10_F_VRX_Y_CROSS_10_ADDR   0x1EAU

◆ CROSS10_F_VRX_Y_CROSS_10_MASK

#define CROSS10_F_VRX_Y_CROSS_10_MASK   0x20U

◆ CROSS10_F_VRX_Y_CROSS_10_POS

#define CROSS10_F_VRX_Y_CROSS_10_POS   5U

◆ CROSS10_F_VRX_Z_CROSS_10_ADDR

#define CROSS10_F_VRX_Z_CROSS_10_ADDR   0x20AU

◆ CROSS10_F_VRX_Z_CROSS_10_MASK

#define CROSS10_F_VRX_Z_CROSS_10_MASK   0x20U

◆ CROSS10_F_VRX_Z_CROSS_10_POS

#define CROSS10_F_VRX_Z_CROSS_10_POS   5U

◆ CROSS10_I_VRX_Y_CROSS_10_ADDR

#define CROSS10_I_VRX_Y_CROSS_10_ADDR   0x1EAU

◆ CROSS10_I_VRX_Y_CROSS_10_MASK

#define CROSS10_I_VRX_Y_CROSS_10_MASK   0x40U

◆ CROSS10_I_VRX_Y_CROSS_10_POS

#define CROSS10_I_VRX_Y_CROSS_10_POS   6U

◆ CROSS10_I_VRX_Z_CROSS_10_ADDR

#define CROSS10_I_VRX_Z_CROSS_10_ADDR   0x20AU

◆ CROSS10_I_VRX_Z_CROSS_10_MASK

#define CROSS10_I_VRX_Z_CROSS_10_MASK   0x40U

◆ CROSS10_I_VRX_Z_CROSS_10_POS

#define CROSS10_I_VRX_Z_CROSS_10_POS   6U

◆ CROSS10_VRX_Y_CROSS_10_ADDR

#define CROSS10_VRX_Y_CROSS_10_ADDR   0x1EAU

◆ CROSS10_VRX_Y_CROSS_10_MASK

#define CROSS10_VRX_Y_CROSS_10_MASK   0x1FU

◆ CROSS10_VRX_Y_CROSS_10_POS

#define CROSS10_VRX_Y_CROSS_10_POS   0U

◆ CROSS10_VRX_Z_CROSS_10_ADDR

#define CROSS10_VRX_Z_CROSS_10_ADDR   0x20AU

◆ CROSS10_VRX_Z_CROSS_10_MASK

#define CROSS10_VRX_Z_CROSS_10_MASK   0x1FU

◆ CROSS10_VRX_Z_CROSS_10_POS

#define CROSS10_VRX_Z_CROSS_10_POS   0U

◆ CROSS11_F_VRX_Y_CROSS_11_ADDR

#define CROSS11_F_VRX_Y_CROSS_11_ADDR   0x1EBU

◆ CROSS11_F_VRX_Y_CROSS_11_MASK

#define CROSS11_F_VRX_Y_CROSS_11_MASK   0x20U

◆ CROSS11_F_VRX_Y_CROSS_11_POS

#define CROSS11_F_VRX_Y_CROSS_11_POS   5U

◆ CROSS11_F_VRX_Z_CROSS_11_ADDR

#define CROSS11_F_VRX_Z_CROSS_11_ADDR   0x20BU

◆ CROSS11_F_VRX_Z_CROSS_11_MASK

#define CROSS11_F_VRX_Z_CROSS_11_MASK   0x20U

◆ CROSS11_F_VRX_Z_CROSS_11_POS

#define CROSS11_F_VRX_Z_CROSS_11_POS   5U

◆ CROSS11_I_VRX_Y_CROSS_11_ADDR

#define CROSS11_I_VRX_Y_CROSS_11_ADDR   0x1EBU

◆ CROSS11_I_VRX_Y_CROSS_11_MASK

#define CROSS11_I_VRX_Y_CROSS_11_MASK   0x40U

◆ CROSS11_I_VRX_Y_CROSS_11_POS

#define CROSS11_I_VRX_Y_CROSS_11_POS   6U

◆ CROSS11_I_VRX_Z_CROSS_11_ADDR

#define CROSS11_I_VRX_Z_CROSS_11_ADDR   0x20BU

◆ CROSS11_I_VRX_Z_CROSS_11_MASK

#define CROSS11_I_VRX_Z_CROSS_11_MASK   0x40U

◆ CROSS11_I_VRX_Z_CROSS_11_POS

#define CROSS11_I_VRX_Z_CROSS_11_POS   6U

◆ CROSS11_VRX_Y_CROSS_11_ADDR

#define CROSS11_VRX_Y_CROSS_11_ADDR   0x1EBU

◆ CROSS11_VRX_Y_CROSS_11_MASK

#define CROSS11_VRX_Y_CROSS_11_MASK   0x1FU

◆ CROSS11_VRX_Y_CROSS_11_POS

#define CROSS11_VRX_Y_CROSS_11_POS   0U

◆ CROSS11_VRX_Z_CROSS_11_ADDR

#define CROSS11_VRX_Z_CROSS_11_ADDR   0x20BU

◆ CROSS11_VRX_Z_CROSS_11_MASK

#define CROSS11_VRX_Z_CROSS_11_MASK   0x1FU

◆ CROSS11_VRX_Z_CROSS_11_POS

#define CROSS11_VRX_Z_CROSS_11_POS   0U

◆ CROSS12_F_VRX_Y_CROSS_12_ADDR

#define CROSS12_F_VRX_Y_CROSS_12_ADDR   0x1ECU

◆ CROSS12_F_VRX_Y_CROSS_12_MASK

#define CROSS12_F_VRX_Y_CROSS_12_MASK   0x20U

◆ CROSS12_F_VRX_Y_CROSS_12_POS

#define CROSS12_F_VRX_Y_CROSS_12_POS   5U

◆ CROSS12_F_VRX_Z_CROSS_12_ADDR

#define CROSS12_F_VRX_Z_CROSS_12_ADDR   0x20CU

◆ CROSS12_F_VRX_Z_CROSS_12_MASK

#define CROSS12_F_VRX_Z_CROSS_12_MASK   0x20U

◆ CROSS12_F_VRX_Z_CROSS_12_POS

#define CROSS12_F_VRX_Z_CROSS_12_POS   5U

◆ CROSS12_I_VRX_Y_CROSS_12_ADDR

#define CROSS12_I_VRX_Y_CROSS_12_ADDR   0x1ECU

◆ CROSS12_I_VRX_Y_CROSS_12_MASK

#define CROSS12_I_VRX_Y_CROSS_12_MASK   0x40U

◆ CROSS12_I_VRX_Y_CROSS_12_POS

#define CROSS12_I_VRX_Y_CROSS_12_POS   6U

◆ CROSS12_I_VRX_Z_CROSS_12_ADDR

#define CROSS12_I_VRX_Z_CROSS_12_ADDR   0x20CU

◆ CROSS12_I_VRX_Z_CROSS_12_MASK

#define CROSS12_I_VRX_Z_CROSS_12_MASK   0x40U

◆ CROSS12_I_VRX_Z_CROSS_12_POS

#define CROSS12_I_VRX_Z_CROSS_12_POS   6U

◆ CROSS12_VRX_Y_CROSS_12_ADDR

#define CROSS12_VRX_Y_CROSS_12_ADDR   0x1ECU

◆ CROSS12_VRX_Y_CROSS_12_MASK

#define CROSS12_VRX_Y_CROSS_12_MASK   0x1FU

◆ CROSS12_VRX_Y_CROSS_12_POS

#define CROSS12_VRX_Y_CROSS_12_POS   0U

◆ CROSS12_VRX_Z_CROSS_12_ADDR

#define CROSS12_VRX_Z_CROSS_12_ADDR   0x20CU

◆ CROSS12_VRX_Z_CROSS_12_MASK

#define CROSS12_VRX_Z_CROSS_12_MASK   0x1FU

◆ CROSS12_VRX_Z_CROSS_12_POS

#define CROSS12_VRX_Z_CROSS_12_POS   0U

◆ CROSS13_F_VRX_Y_CROSS_13_ADDR

#define CROSS13_F_VRX_Y_CROSS_13_ADDR   0x1EDU

◆ CROSS13_F_VRX_Y_CROSS_13_MASK

#define CROSS13_F_VRX_Y_CROSS_13_MASK   0x20U

◆ CROSS13_F_VRX_Y_CROSS_13_POS

#define CROSS13_F_VRX_Y_CROSS_13_POS   5U

◆ CROSS13_F_VRX_Z_CROSS_13_ADDR

#define CROSS13_F_VRX_Z_CROSS_13_ADDR   0x20DU

◆ CROSS13_F_VRX_Z_CROSS_13_MASK

#define CROSS13_F_VRX_Z_CROSS_13_MASK   0x20U

◆ CROSS13_F_VRX_Z_CROSS_13_POS

#define CROSS13_F_VRX_Z_CROSS_13_POS   5U

◆ CROSS13_I_VRX_Y_CROSS_13_ADDR

#define CROSS13_I_VRX_Y_CROSS_13_ADDR   0x1EDU

◆ CROSS13_I_VRX_Y_CROSS_13_MASK

#define CROSS13_I_VRX_Y_CROSS_13_MASK   0x40U

◆ CROSS13_I_VRX_Y_CROSS_13_POS

#define CROSS13_I_VRX_Y_CROSS_13_POS   6U

◆ CROSS13_I_VRX_Z_CROSS_13_ADDR

#define CROSS13_I_VRX_Z_CROSS_13_ADDR   0x20DU

◆ CROSS13_I_VRX_Z_CROSS_13_MASK

#define CROSS13_I_VRX_Z_CROSS_13_MASK   0x40U

◆ CROSS13_I_VRX_Z_CROSS_13_POS

#define CROSS13_I_VRX_Z_CROSS_13_POS   6U

◆ CROSS13_VRX_Y_CROSS_13_ADDR

#define CROSS13_VRX_Y_CROSS_13_ADDR   0x1EDU

◆ CROSS13_VRX_Y_CROSS_13_MASK

#define CROSS13_VRX_Y_CROSS_13_MASK   0x1FU

◆ CROSS13_VRX_Y_CROSS_13_POS

#define CROSS13_VRX_Y_CROSS_13_POS   0U

◆ CROSS13_VRX_Z_CROSS_13_ADDR

#define CROSS13_VRX_Z_CROSS_13_ADDR   0x20DU

◆ CROSS13_VRX_Z_CROSS_13_MASK

#define CROSS13_VRX_Z_CROSS_13_MASK   0x1FU

◆ CROSS13_VRX_Z_CROSS_13_POS

#define CROSS13_VRX_Z_CROSS_13_POS   0U

◆ CROSS14_F_VRX_Y_CROSS_14_ADDR

#define CROSS14_F_VRX_Y_CROSS_14_ADDR   0x1EEU

◆ CROSS14_F_VRX_Y_CROSS_14_MASK

#define CROSS14_F_VRX_Y_CROSS_14_MASK   0x20U

◆ CROSS14_F_VRX_Y_CROSS_14_POS

#define CROSS14_F_VRX_Y_CROSS_14_POS   5U

◆ CROSS14_F_VRX_Z_CROSS_14_ADDR

#define CROSS14_F_VRX_Z_CROSS_14_ADDR   0x20EU

◆ CROSS14_F_VRX_Z_CROSS_14_MASK

#define CROSS14_F_VRX_Z_CROSS_14_MASK   0x20U

◆ CROSS14_F_VRX_Z_CROSS_14_POS

#define CROSS14_F_VRX_Z_CROSS_14_POS   5U

◆ CROSS14_I_VRX_Y_CROSS_14_ADDR

#define CROSS14_I_VRX_Y_CROSS_14_ADDR   0x1EEU

◆ CROSS14_I_VRX_Y_CROSS_14_MASK

#define CROSS14_I_VRX_Y_CROSS_14_MASK   0x40U

◆ CROSS14_I_VRX_Y_CROSS_14_POS

#define CROSS14_I_VRX_Y_CROSS_14_POS   6U

◆ CROSS14_I_VRX_Z_CROSS_14_ADDR

#define CROSS14_I_VRX_Z_CROSS_14_ADDR   0x20EU

◆ CROSS14_I_VRX_Z_CROSS_14_MASK

#define CROSS14_I_VRX_Z_CROSS_14_MASK   0x40U

◆ CROSS14_I_VRX_Z_CROSS_14_POS

#define CROSS14_I_VRX_Z_CROSS_14_POS   6U

◆ CROSS14_VRX_Y_CROSS_14_ADDR

#define CROSS14_VRX_Y_CROSS_14_ADDR   0x1EEU

◆ CROSS14_VRX_Y_CROSS_14_MASK

#define CROSS14_VRX_Y_CROSS_14_MASK   0x1FU

◆ CROSS14_VRX_Y_CROSS_14_POS

#define CROSS14_VRX_Y_CROSS_14_POS   0U

◆ CROSS14_VRX_Z_CROSS_14_ADDR

#define CROSS14_VRX_Z_CROSS_14_ADDR   0x20EU

◆ CROSS14_VRX_Z_CROSS_14_MASK

#define CROSS14_VRX_Z_CROSS_14_MASK   0x1FU

◆ CROSS14_VRX_Z_CROSS_14_POS

#define CROSS14_VRX_Z_CROSS_14_POS   0U

◆ CROSS15_F_VRX_Y_CROSS_15_ADDR

#define CROSS15_F_VRX_Y_CROSS_15_ADDR   0x1EFU

◆ CROSS15_F_VRX_Y_CROSS_15_MASK

#define CROSS15_F_VRX_Y_CROSS_15_MASK   0x20U

◆ CROSS15_F_VRX_Y_CROSS_15_POS

#define CROSS15_F_VRX_Y_CROSS_15_POS   5U

◆ CROSS15_F_VRX_Z_CROSS_15_ADDR

#define CROSS15_F_VRX_Z_CROSS_15_ADDR   0x20FU

◆ CROSS15_F_VRX_Z_CROSS_15_MASK

#define CROSS15_F_VRX_Z_CROSS_15_MASK   0x20U

◆ CROSS15_F_VRX_Z_CROSS_15_POS

#define CROSS15_F_VRX_Z_CROSS_15_POS   5U

◆ CROSS15_I_VRX_Y_CROSS_15_ADDR

#define CROSS15_I_VRX_Y_CROSS_15_ADDR   0x1EFU

◆ CROSS15_I_VRX_Y_CROSS_15_MASK

#define CROSS15_I_VRX_Y_CROSS_15_MASK   0x40U

◆ CROSS15_I_VRX_Y_CROSS_15_POS

#define CROSS15_I_VRX_Y_CROSS_15_POS   6U

◆ CROSS15_I_VRX_Z_CROSS_15_ADDR

#define CROSS15_I_VRX_Z_CROSS_15_ADDR   0x20FU

◆ CROSS15_I_VRX_Z_CROSS_15_MASK

#define CROSS15_I_VRX_Z_CROSS_15_MASK   0x40U

◆ CROSS15_I_VRX_Z_CROSS_15_POS

#define CROSS15_I_VRX_Z_CROSS_15_POS   6U

◆ CROSS15_VRX_Y_CROSS_15_ADDR

#define CROSS15_VRX_Y_CROSS_15_ADDR   0x1EFU

◆ CROSS15_VRX_Y_CROSS_15_MASK

#define CROSS15_VRX_Y_CROSS_15_MASK   0x1FU

◆ CROSS15_VRX_Y_CROSS_15_POS

#define CROSS15_VRX_Y_CROSS_15_POS   0U

◆ CROSS15_VRX_Z_CROSS_15_ADDR

#define CROSS15_VRX_Z_CROSS_15_ADDR   0x20FU

◆ CROSS15_VRX_Z_CROSS_15_MASK

#define CROSS15_VRX_Z_CROSS_15_MASK   0x1FU

◆ CROSS15_VRX_Z_CROSS_15_POS

#define CROSS15_VRX_Z_CROSS_15_POS   0U

◆ CROSS16_F_VRX_Y_CROSS_16_ADDR

#define CROSS16_F_VRX_Y_CROSS_16_ADDR   0x1F0U

◆ CROSS16_F_VRX_Y_CROSS_16_MASK

#define CROSS16_F_VRX_Y_CROSS_16_MASK   0x20U

◆ CROSS16_F_VRX_Y_CROSS_16_POS

#define CROSS16_F_VRX_Y_CROSS_16_POS   5U

◆ CROSS16_F_VRX_Z_CROSS_16_ADDR

#define CROSS16_F_VRX_Z_CROSS_16_ADDR   0x210U

◆ CROSS16_F_VRX_Z_CROSS_16_MASK

#define CROSS16_F_VRX_Z_CROSS_16_MASK   0x20U

◆ CROSS16_F_VRX_Z_CROSS_16_POS

#define CROSS16_F_VRX_Z_CROSS_16_POS   5U

◆ CROSS16_I_VRX_Y_CROSS_16_ADDR

#define CROSS16_I_VRX_Y_CROSS_16_ADDR   0x1F0U

◆ CROSS16_I_VRX_Y_CROSS_16_MASK

#define CROSS16_I_VRX_Y_CROSS_16_MASK   0x40U

◆ CROSS16_I_VRX_Y_CROSS_16_POS

#define CROSS16_I_VRX_Y_CROSS_16_POS   6U

◆ CROSS16_I_VRX_Z_CROSS_16_ADDR

#define CROSS16_I_VRX_Z_CROSS_16_ADDR   0x210U

◆ CROSS16_I_VRX_Z_CROSS_16_MASK

#define CROSS16_I_VRX_Z_CROSS_16_MASK   0x40U

◆ CROSS16_I_VRX_Z_CROSS_16_POS

#define CROSS16_I_VRX_Z_CROSS_16_POS   6U

◆ CROSS16_VRX_Y_CROSS_16_ADDR

#define CROSS16_VRX_Y_CROSS_16_ADDR   0x1F0U

◆ CROSS16_VRX_Y_CROSS_16_MASK

#define CROSS16_VRX_Y_CROSS_16_MASK   0x1FU

◆ CROSS16_VRX_Y_CROSS_16_POS

#define CROSS16_VRX_Y_CROSS_16_POS   0U

◆ CROSS16_VRX_Z_CROSS_16_ADDR

#define CROSS16_VRX_Z_CROSS_16_ADDR   0x210U

◆ CROSS16_VRX_Z_CROSS_16_MASK

#define CROSS16_VRX_Z_CROSS_16_MASK   0x1FU

◆ CROSS16_VRX_Z_CROSS_16_POS

#define CROSS16_VRX_Z_CROSS_16_POS   0U

◆ CROSS17_F_VRX_Y_CROSS_17_ADDR

#define CROSS17_F_VRX_Y_CROSS_17_ADDR   0x1F1U

◆ CROSS17_F_VRX_Y_CROSS_17_MASK

#define CROSS17_F_VRX_Y_CROSS_17_MASK   0x20U

◆ CROSS17_F_VRX_Y_CROSS_17_POS

#define CROSS17_F_VRX_Y_CROSS_17_POS   5U

◆ CROSS17_F_VRX_Z_CROSS_17_ADDR

#define CROSS17_F_VRX_Z_CROSS_17_ADDR   0x211U

◆ CROSS17_F_VRX_Z_CROSS_17_MASK

#define CROSS17_F_VRX_Z_CROSS_17_MASK   0x20U

◆ CROSS17_F_VRX_Z_CROSS_17_POS

#define CROSS17_F_VRX_Z_CROSS_17_POS   5U

◆ CROSS17_I_VRX_Y_CROSS_17_ADDR

#define CROSS17_I_VRX_Y_CROSS_17_ADDR   0x1F1U

◆ CROSS17_I_VRX_Y_CROSS_17_MASK

#define CROSS17_I_VRX_Y_CROSS_17_MASK   0x40U

◆ CROSS17_I_VRX_Y_CROSS_17_POS

#define CROSS17_I_VRX_Y_CROSS_17_POS   6U

◆ CROSS17_I_VRX_Z_CROSS_17_ADDR

#define CROSS17_I_VRX_Z_CROSS_17_ADDR   0x211U

◆ CROSS17_I_VRX_Z_CROSS_17_MASK

#define CROSS17_I_VRX_Z_CROSS_17_MASK   0x40U

◆ CROSS17_I_VRX_Z_CROSS_17_POS

#define CROSS17_I_VRX_Z_CROSS_17_POS   6U

◆ CROSS17_VRX_Y_CROSS_17_ADDR

#define CROSS17_VRX_Y_CROSS_17_ADDR   0x1F1U

◆ CROSS17_VRX_Y_CROSS_17_MASK

#define CROSS17_VRX_Y_CROSS_17_MASK   0x1FU

◆ CROSS17_VRX_Y_CROSS_17_POS

#define CROSS17_VRX_Y_CROSS_17_POS   0U

◆ CROSS17_VRX_Z_CROSS_17_ADDR

#define CROSS17_VRX_Z_CROSS_17_ADDR   0x211U

◆ CROSS17_VRX_Z_CROSS_17_MASK

#define CROSS17_VRX_Z_CROSS_17_MASK   0x1FU

◆ CROSS17_VRX_Z_CROSS_17_POS

#define CROSS17_VRX_Z_CROSS_17_POS   0U

◆ CROSS18_F_VRX_Y_CROSS_18_ADDR

#define CROSS18_F_VRX_Y_CROSS_18_ADDR   0x1F2U

◆ CROSS18_F_VRX_Y_CROSS_18_MASK

#define CROSS18_F_VRX_Y_CROSS_18_MASK   0x20U

◆ CROSS18_F_VRX_Y_CROSS_18_POS

#define CROSS18_F_VRX_Y_CROSS_18_POS   5U

◆ CROSS18_F_VRX_Z_CROSS_18_ADDR

#define CROSS18_F_VRX_Z_CROSS_18_ADDR   0x212U

◆ CROSS18_F_VRX_Z_CROSS_18_MASK

#define CROSS18_F_VRX_Z_CROSS_18_MASK   0x20U

◆ CROSS18_F_VRX_Z_CROSS_18_POS

#define CROSS18_F_VRX_Z_CROSS_18_POS   5U

◆ CROSS18_I_VRX_Y_CROSS_18_ADDR

#define CROSS18_I_VRX_Y_CROSS_18_ADDR   0x1F2U

◆ CROSS18_I_VRX_Y_CROSS_18_MASK

#define CROSS18_I_VRX_Y_CROSS_18_MASK   0x40U

◆ CROSS18_I_VRX_Y_CROSS_18_POS

#define CROSS18_I_VRX_Y_CROSS_18_POS   6U

◆ CROSS18_I_VRX_Z_CROSS_18_ADDR

#define CROSS18_I_VRX_Z_CROSS_18_ADDR   0x212U

◆ CROSS18_I_VRX_Z_CROSS_18_MASK

#define CROSS18_I_VRX_Z_CROSS_18_MASK   0x40U

◆ CROSS18_I_VRX_Z_CROSS_18_POS

#define CROSS18_I_VRX_Z_CROSS_18_POS   6U

◆ CROSS18_VRX_Y_CROSS_18_ADDR

#define CROSS18_VRX_Y_CROSS_18_ADDR   0x1F2U

◆ CROSS18_VRX_Y_CROSS_18_MASK

#define CROSS18_VRX_Y_CROSS_18_MASK   0x1FU

◆ CROSS18_VRX_Y_CROSS_18_POS

#define CROSS18_VRX_Y_CROSS_18_POS   0U

◆ CROSS18_VRX_Z_CROSS_18_ADDR

#define CROSS18_VRX_Z_CROSS_18_ADDR   0x212U

◆ CROSS18_VRX_Z_CROSS_18_MASK

#define CROSS18_VRX_Z_CROSS_18_MASK   0x1FU

◆ CROSS18_VRX_Z_CROSS_18_POS

#define CROSS18_VRX_Z_CROSS_18_POS   0U

◆ CROSS19_F_VRX_Y_CROSS_19_ADDR

#define CROSS19_F_VRX_Y_CROSS_19_ADDR   0x1F3U

◆ CROSS19_F_VRX_Y_CROSS_19_MASK

#define CROSS19_F_VRX_Y_CROSS_19_MASK   0x20U

◆ CROSS19_F_VRX_Y_CROSS_19_POS

#define CROSS19_F_VRX_Y_CROSS_19_POS   5U

◆ CROSS19_F_VRX_Z_CROSS_19_ADDR

#define CROSS19_F_VRX_Z_CROSS_19_ADDR   0x213U

◆ CROSS19_F_VRX_Z_CROSS_19_MASK

#define CROSS19_F_VRX_Z_CROSS_19_MASK   0x20U

◆ CROSS19_F_VRX_Z_CROSS_19_POS

#define CROSS19_F_VRX_Z_CROSS_19_POS   5U

◆ CROSS19_I_VRX_Y_CROSS_19_ADDR

#define CROSS19_I_VRX_Y_CROSS_19_ADDR   0x1F3U

◆ CROSS19_I_VRX_Y_CROSS_19_MASK

#define CROSS19_I_VRX_Y_CROSS_19_MASK   0x40U

◆ CROSS19_I_VRX_Y_CROSS_19_POS

#define CROSS19_I_VRX_Y_CROSS_19_POS   6U

◆ CROSS19_I_VRX_Z_CROSS_19_ADDR

#define CROSS19_I_VRX_Z_CROSS_19_ADDR   0x213U

◆ CROSS19_I_VRX_Z_CROSS_19_MASK

#define CROSS19_I_VRX_Z_CROSS_19_MASK   0x40U

◆ CROSS19_I_VRX_Z_CROSS_19_POS

#define CROSS19_I_VRX_Z_CROSS_19_POS   6U

◆ CROSS19_VRX_Y_CROSS_19_ADDR

#define CROSS19_VRX_Y_CROSS_19_ADDR   0x1F3U

◆ CROSS19_VRX_Y_CROSS_19_MASK

#define CROSS19_VRX_Y_CROSS_19_MASK   0x1FU

◆ CROSS19_VRX_Y_CROSS_19_POS

#define CROSS19_VRX_Y_CROSS_19_POS   0U

◆ CROSS19_VRX_Z_CROSS_19_ADDR

#define CROSS19_VRX_Z_CROSS_19_ADDR   0x213U

◆ CROSS19_VRX_Z_CROSS_19_MASK

#define CROSS19_VRX_Z_CROSS_19_MASK   0x1FU

◆ CROSS19_VRX_Z_CROSS_19_POS

#define CROSS19_VRX_Z_CROSS_19_POS   0U

◆ CROSS1_F_VRX_Y_CROSS_1_ADDR

#define CROSS1_F_VRX_Y_CROSS_1_ADDR   0x1E1U

◆ CROSS1_F_VRX_Y_CROSS_1_MASK

#define CROSS1_F_VRX_Y_CROSS_1_MASK   0x20U

◆ CROSS1_F_VRX_Y_CROSS_1_POS

#define CROSS1_F_VRX_Y_CROSS_1_POS   5U

◆ CROSS1_F_VRX_Z_CROSS_1_ADDR

#define CROSS1_F_VRX_Z_CROSS_1_ADDR   0x201U

◆ CROSS1_F_VRX_Z_CROSS_1_MASK

#define CROSS1_F_VRX_Z_CROSS_1_MASK   0x20U

◆ CROSS1_F_VRX_Z_CROSS_1_POS

#define CROSS1_F_VRX_Z_CROSS_1_POS   5U

◆ CROSS1_I_VRX_Y_CROSS_1_ADDR

#define CROSS1_I_VRX_Y_CROSS_1_ADDR   0x1E1U

◆ CROSS1_I_VRX_Y_CROSS_1_MASK

#define CROSS1_I_VRX_Y_CROSS_1_MASK   0x40U

◆ CROSS1_I_VRX_Y_CROSS_1_POS

#define CROSS1_I_VRX_Y_CROSS_1_POS   6U

◆ CROSS1_I_VRX_Z_CROSS_1_ADDR

#define CROSS1_I_VRX_Z_CROSS_1_ADDR   0x201U

◆ CROSS1_I_VRX_Z_CROSS_1_MASK

#define CROSS1_I_VRX_Z_CROSS_1_MASK   0x40U

◆ CROSS1_I_VRX_Z_CROSS_1_POS

#define CROSS1_I_VRX_Z_CROSS_1_POS   6U

◆ CROSS1_VRX_Y_CROSS_1_ADDR

#define CROSS1_VRX_Y_CROSS_1_ADDR   0x1E1U

◆ CROSS1_VRX_Y_CROSS_1_MASK

#define CROSS1_VRX_Y_CROSS_1_MASK   0x1FU

◆ CROSS1_VRX_Y_CROSS_1_POS

#define CROSS1_VRX_Y_CROSS_1_POS   0U

◆ CROSS1_VRX_Z_CROSS_1_ADDR

#define CROSS1_VRX_Z_CROSS_1_ADDR   0x201U

◆ CROSS1_VRX_Z_CROSS_1_MASK

#define CROSS1_VRX_Z_CROSS_1_MASK   0x1FU

◆ CROSS1_VRX_Z_CROSS_1_POS

#define CROSS1_VRX_Z_CROSS_1_POS   0U

◆ CROSS20_F_VRX_Y_CROSS_20_ADDR

#define CROSS20_F_VRX_Y_CROSS_20_ADDR   0x1F4U

◆ CROSS20_F_VRX_Y_CROSS_20_MASK

#define CROSS20_F_VRX_Y_CROSS_20_MASK   0x20U

◆ CROSS20_F_VRX_Y_CROSS_20_POS

#define CROSS20_F_VRX_Y_CROSS_20_POS   5U

◆ CROSS20_F_VRX_Z_CROSS_20_ADDR

#define CROSS20_F_VRX_Z_CROSS_20_ADDR   0x214U

◆ CROSS20_F_VRX_Z_CROSS_20_MASK

#define CROSS20_F_VRX_Z_CROSS_20_MASK   0x20U

◆ CROSS20_F_VRX_Z_CROSS_20_POS

#define CROSS20_F_VRX_Z_CROSS_20_POS   5U

◆ CROSS20_I_VRX_Y_CROSS_20_ADDR

#define CROSS20_I_VRX_Y_CROSS_20_ADDR   0x1F4U

◆ CROSS20_I_VRX_Y_CROSS_20_MASK

#define CROSS20_I_VRX_Y_CROSS_20_MASK   0x40U

◆ CROSS20_I_VRX_Y_CROSS_20_POS

#define CROSS20_I_VRX_Y_CROSS_20_POS   6U

◆ CROSS20_I_VRX_Z_CROSS_20_ADDR

#define CROSS20_I_VRX_Z_CROSS_20_ADDR   0x214U

◆ CROSS20_I_VRX_Z_CROSS_20_MASK

#define CROSS20_I_VRX_Z_CROSS_20_MASK   0x40U

◆ CROSS20_I_VRX_Z_CROSS_20_POS

#define CROSS20_I_VRX_Z_CROSS_20_POS   6U

◆ CROSS20_VRX_Y_CROSS_20_ADDR

#define CROSS20_VRX_Y_CROSS_20_ADDR   0x1F4U

◆ CROSS20_VRX_Y_CROSS_20_MASK

#define CROSS20_VRX_Y_CROSS_20_MASK   0x1FU

◆ CROSS20_VRX_Y_CROSS_20_POS

#define CROSS20_VRX_Y_CROSS_20_POS   0U

◆ CROSS20_VRX_Z_CROSS_20_ADDR

#define CROSS20_VRX_Z_CROSS_20_ADDR   0x214U

◆ CROSS20_VRX_Z_CROSS_20_MASK

#define CROSS20_VRX_Z_CROSS_20_MASK   0x1FU

◆ CROSS20_VRX_Z_CROSS_20_POS

#define CROSS20_VRX_Z_CROSS_20_POS   0U

◆ CROSS21_F_VRX_Y_CROSS_21_ADDR

#define CROSS21_F_VRX_Y_CROSS_21_ADDR   0x1F5U

◆ CROSS21_F_VRX_Y_CROSS_21_MASK

#define CROSS21_F_VRX_Y_CROSS_21_MASK   0x20U

◆ CROSS21_F_VRX_Y_CROSS_21_POS

#define CROSS21_F_VRX_Y_CROSS_21_POS   5U

◆ CROSS21_F_VRX_Z_CROSS_21_ADDR

#define CROSS21_F_VRX_Z_CROSS_21_ADDR   0x215U

◆ CROSS21_F_VRX_Z_CROSS_21_MASK

#define CROSS21_F_VRX_Z_CROSS_21_MASK   0x20U

◆ CROSS21_F_VRX_Z_CROSS_21_POS

#define CROSS21_F_VRX_Z_CROSS_21_POS   5U

◆ CROSS21_I_VRX_Y_CROSS_21_ADDR

#define CROSS21_I_VRX_Y_CROSS_21_ADDR   0x1F5U

◆ CROSS21_I_VRX_Y_CROSS_21_MASK

#define CROSS21_I_VRX_Y_CROSS_21_MASK   0x40U

◆ CROSS21_I_VRX_Y_CROSS_21_POS

#define CROSS21_I_VRX_Y_CROSS_21_POS   6U

◆ CROSS21_I_VRX_Z_CROSS_21_ADDR

#define CROSS21_I_VRX_Z_CROSS_21_ADDR   0x215U

◆ CROSS21_I_VRX_Z_CROSS_21_MASK

#define CROSS21_I_VRX_Z_CROSS_21_MASK   0x40U

◆ CROSS21_I_VRX_Z_CROSS_21_POS

#define CROSS21_I_VRX_Z_CROSS_21_POS   6U

◆ CROSS21_VRX_Y_CROSS_21_ADDR

#define CROSS21_VRX_Y_CROSS_21_ADDR   0x1F5U

◆ CROSS21_VRX_Y_CROSS_21_MASK

#define CROSS21_VRX_Y_CROSS_21_MASK   0x1FU

◆ CROSS21_VRX_Y_CROSS_21_POS

#define CROSS21_VRX_Y_CROSS_21_POS   0U

◆ CROSS21_VRX_Z_CROSS_21_ADDR

#define CROSS21_VRX_Z_CROSS_21_ADDR   0x215U

◆ CROSS21_VRX_Z_CROSS_21_MASK

#define CROSS21_VRX_Z_CROSS_21_MASK   0x1FU

◆ CROSS21_VRX_Z_CROSS_21_POS

#define CROSS21_VRX_Z_CROSS_21_POS   0U

◆ CROSS22_F_VRX_Y_CROSS_22_ADDR

#define CROSS22_F_VRX_Y_CROSS_22_ADDR   0x1F6U

◆ CROSS22_F_VRX_Y_CROSS_22_MASK

#define CROSS22_F_VRX_Y_CROSS_22_MASK   0x20U

◆ CROSS22_F_VRX_Y_CROSS_22_POS

#define CROSS22_F_VRX_Y_CROSS_22_POS   5U

◆ CROSS22_F_VRX_Z_CROSS_22_ADDR

#define CROSS22_F_VRX_Z_CROSS_22_ADDR   0x216U

◆ CROSS22_F_VRX_Z_CROSS_22_MASK

#define CROSS22_F_VRX_Z_CROSS_22_MASK   0x20U

◆ CROSS22_F_VRX_Z_CROSS_22_POS

#define CROSS22_F_VRX_Z_CROSS_22_POS   5U

◆ CROSS22_I_VRX_Y_CROSS_22_ADDR

#define CROSS22_I_VRX_Y_CROSS_22_ADDR   0x1F6U

◆ CROSS22_I_VRX_Y_CROSS_22_MASK

#define CROSS22_I_VRX_Y_CROSS_22_MASK   0x40U

◆ CROSS22_I_VRX_Y_CROSS_22_POS

#define CROSS22_I_VRX_Y_CROSS_22_POS   6U

◆ CROSS22_I_VRX_Z_CROSS_22_ADDR

#define CROSS22_I_VRX_Z_CROSS_22_ADDR   0x216U

◆ CROSS22_I_VRX_Z_CROSS_22_MASK

#define CROSS22_I_VRX_Z_CROSS_22_MASK   0x40U

◆ CROSS22_I_VRX_Z_CROSS_22_POS

#define CROSS22_I_VRX_Z_CROSS_22_POS   6U

◆ CROSS22_VRX_Y_CROSS_22_ADDR

#define CROSS22_VRX_Y_CROSS_22_ADDR   0x1F6U

◆ CROSS22_VRX_Y_CROSS_22_MASK

#define CROSS22_VRX_Y_CROSS_22_MASK   0x1FU

◆ CROSS22_VRX_Y_CROSS_22_POS

#define CROSS22_VRX_Y_CROSS_22_POS   0U

◆ CROSS22_VRX_Z_CROSS_22_ADDR

#define CROSS22_VRX_Z_CROSS_22_ADDR   0x216U

◆ CROSS22_VRX_Z_CROSS_22_MASK

#define CROSS22_VRX_Z_CROSS_22_MASK   0x1FU

◆ CROSS22_VRX_Z_CROSS_22_POS

#define CROSS22_VRX_Z_CROSS_22_POS   0U

◆ CROSS23_F_VRX_Y_CROSS_23_ADDR

#define CROSS23_F_VRX_Y_CROSS_23_ADDR   0x1F7U

◆ CROSS23_F_VRX_Y_CROSS_23_MASK

#define CROSS23_F_VRX_Y_CROSS_23_MASK   0x20U

◆ CROSS23_F_VRX_Y_CROSS_23_POS

#define CROSS23_F_VRX_Y_CROSS_23_POS   5U

◆ CROSS23_F_VRX_Z_CROSS_23_ADDR

#define CROSS23_F_VRX_Z_CROSS_23_ADDR   0x217U

◆ CROSS23_F_VRX_Z_CROSS_23_MASK

#define CROSS23_F_VRX_Z_CROSS_23_MASK   0x20U

◆ CROSS23_F_VRX_Z_CROSS_23_POS

#define CROSS23_F_VRX_Z_CROSS_23_POS   5U

◆ CROSS23_I_VRX_Y_CROSS_23_ADDR

#define CROSS23_I_VRX_Y_CROSS_23_ADDR   0x1F7U

◆ CROSS23_I_VRX_Y_CROSS_23_MASK

#define CROSS23_I_VRX_Y_CROSS_23_MASK   0x40U

◆ CROSS23_I_VRX_Y_CROSS_23_POS

#define CROSS23_I_VRX_Y_CROSS_23_POS   6U

◆ CROSS23_I_VRX_Z_CROSS_23_ADDR

#define CROSS23_I_VRX_Z_CROSS_23_ADDR   0x217U

◆ CROSS23_I_VRX_Z_CROSS_23_MASK

#define CROSS23_I_VRX_Z_CROSS_23_MASK   0x40U

◆ CROSS23_I_VRX_Z_CROSS_23_POS

#define CROSS23_I_VRX_Z_CROSS_23_POS   6U

◆ CROSS23_VRX_Y_CROSS_23_ADDR

#define CROSS23_VRX_Y_CROSS_23_ADDR   0x1F7U

◆ CROSS23_VRX_Y_CROSS_23_MASK

#define CROSS23_VRX_Y_CROSS_23_MASK   0x1FU

◆ CROSS23_VRX_Y_CROSS_23_POS

#define CROSS23_VRX_Y_CROSS_23_POS   0U

◆ CROSS23_VRX_Z_CROSS_23_ADDR

#define CROSS23_VRX_Z_CROSS_23_ADDR   0x217U

◆ CROSS23_VRX_Z_CROSS_23_MASK

#define CROSS23_VRX_Z_CROSS_23_MASK   0x1FU

◆ CROSS23_VRX_Z_CROSS_23_POS

#define CROSS23_VRX_Z_CROSS_23_POS   0U

◆ CROSS27_F_VRX_Y_CROSS_27_ADDR

#define CROSS27_F_VRX_Y_CROSS_27_ADDR   0x1FDU

◆ CROSS27_F_VRX_Y_CROSS_27_MASK

#define CROSS27_F_VRX_Y_CROSS_27_MASK   0x20U

◆ CROSS27_F_VRX_Y_CROSS_27_POS

#define CROSS27_F_VRX_Y_CROSS_27_POS   5U

◆ CROSS27_F_VRX_Z_CROSS_27_ADDR

#define CROSS27_F_VRX_Z_CROSS_27_ADDR   0x21DU

◆ CROSS27_F_VRX_Z_CROSS_27_MASK

#define CROSS27_F_VRX_Z_CROSS_27_MASK   0x20U

◆ CROSS27_F_VRX_Z_CROSS_27_POS

#define CROSS27_F_VRX_Z_CROSS_27_POS   5U

◆ CROSS27_I_VRX_Y_CROSS_27_ADDR

#define CROSS27_I_VRX_Y_CROSS_27_ADDR   0x1FDU

◆ CROSS27_I_VRX_Y_CROSS_27_MASK

#define CROSS27_I_VRX_Y_CROSS_27_MASK   0x40U

◆ CROSS27_I_VRX_Y_CROSS_27_POS

#define CROSS27_I_VRX_Y_CROSS_27_POS   6U

◆ CROSS27_I_VRX_Z_CROSS_27_ADDR

#define CROSS27_I_VRX_Z_CROSS_27_ADDR   0x21DU

◆ CROSS27_I_VRX_Z_CROSS_27_MASK

#define CROSS27_I_VRX_Z_CROSS_27_MASK   0x40U

◆ CROSS27_I_VRX_Z_CROSS_27_POS

#define CROSS27_I_VRX_Z_CROSS_27_POS   6U

◆ CROSS27_VRX_Y_CROSS_27_ADDR

#define CROSS27_VRX_Y_CROSS_27_ADDR   0x1FDU

◆ CROSS27_VRX_Y_CROSS_27_MASK

#define CROSS27_VRX_Y_CROSS_27_MASK   0x1FU

◆ CROSS27_VRX_Y_CROSS_27_POS

#define CROSS27_VRX_Y_CROSS_27_POS   0U

◆ CROSS27_VRX_Z_CROSS_27_ADDR

#define CROSS27_VRX_Z_CROSS_27_ADDR   0x21DU

◆ CROSS27_VRX_Z_CROSS_27_MASK

#define CROSS27_VRX_Z_CROSS_27_MASK   0x1FU

◆ CROSS27_VRX_Z_CROSS_27_POS

#define CROSS27_VRX_Z_CROSS_27_POS   0U

◆ CROSS28_F_VRX_Y_CROSS_28_ADDR

#define CROSS28_F_VRX_Y_CROSS_28_ADDR   0x1FEU

◆ CROSS28_F_VRX_Y_CROSS_28_MASK

#define CROSS28_F_VRX_Y_CROSS_28_MASK   0x20U

◆ CROSS28_F_VRX_Y_CROSS_28_POS

#define CROSS28_F_VRX_Y_CROSS_28_POS   5U

◆ CROSS28_F_VRX_Z_CROSS_28_ADDR

#define CROSS28_F_VRX_Z_CROSS_28_ADDR   0x21EU

◆ CROSS28_F_VRX_Z_CROSS_28_MASK

#define CROSS28_F_VRX_Z_CROSS_28_MASK   0x20U

◆ CROSS28_F_VRX_Z_CROSS_28_POS

#define CROSS28_F_VRX_Z_CROSS_28_POS   5U

◆ CROSS28_I_VRX_Y_CROSS_28_ADDR

#define CROSS28_I_VRX_Y_CROSS_28_ADDR   0x1FEU

◆ CROSS28_I_VRX_Y_CROSS_28_MASK

#define CROSS28_I_VRX_Y_CROSS_28_MASK   0x40U

◆ CROSS28_I_VRX_Y_CROSS_28_POS

#define CROSS28_I_VRX_Y_CROSS_28_POS   6U

◆ CROSS28_I_VRX_Z_CROSS_28_ADDR

#define CROSS28_I_VRX_Z_CROSS_28_ADDR   0x21EU

◆ CROSS28_I_VRX_Z_CROSS_28_MASK

#define CROSS28_I_VRX_Z_CROSS_28_MASK   0x40U

◆ CROSS28_I_VRX_Z_CROSS_28_POS

#define CROSS28_I_VRX_Z_CROSS_28_POS   6U

◆ CROSS28_VRX_Y_CROSS_28_ADDR

#define CROSS28_VRX_Y_CROSS_28_ADDR   0x1FEU

◆ CROSS28_VRX_Y_CROSS_28_MASK

#define CROSS28_VRX_Y_CROSS_28_MASK   0x1FU

◆ CROSS28_VRX_Y_CROSS_28_POS

#define CROSS28_VRX_Y_CROSS_28_POS   0U

◆ CROSS28_VRX_Z_CROSS_28_ADDR

#define CROSS28_VRX_Z_CROSS_28_ADDR   0x21EU

◆ CROSS28_VRX_Z_CROSS_28_MASK

#define CROSS28_VRX_Z_CROSS_28_MASK   0x1FU

◆ CROSS28_VRX_Z_CROSS_28_POS

#define CROSS28_VRX_Z_CROSS_28_POS   0U

◆ CROSS29_F_VRX_Y_CROSS_29_ADDR

#define CROSS29_F_VRX_Y_CROSS_29_ADDR   0x1FFU

◆ CROSS29_F_VRX_Y_CROSS_29_MASK

#define CROSS29_F_VRX_Y_CROSS_29_MASK   0x20U

◆ CROSS29_F_VRX_Y_CROSS_29_POS

#define CROSS29_F_VRX_Y_CROSS_29_POS   5U

◆ CROSS29_F_VRX_Z_CROSS_29_ADDR

#define CROSS29_F_VRX_Z_CROSS_29_ADDR   0x21FU

◆ CROSS29_F_VRX_Z_CROSS_29_MASK

#define CROSS29_F_VRX_Z_CROSS_29_MASK   0x20U

◆ CROSS29_F_VRX_Z_CROSS_29_POS

#define CROSS29_F_VRX_Z_CROSS_29_POS   5U

◆ CROSS29_I_VRX_Y_CROSS_29_ADDR

#define CROSS29_I_VRX_Y_CROSS_29_ADDR   0x1FFU

◆ CROSS29_I_VRX_Y_CROSS_29_MASK

#define CROSS29_I_VRX_Y_CROSS_29_MASK   0x40U

◆ CROSS29_I_VRX_Y_CROSS_29_POS

#define CROSS29_I_VRX_Y_CROSS_29_POS   6U

◆ CROSS29_I_VRX_Z_CROSS_29_ADDR

#define CROSS29_I_VRX_Z_CROSS_29_ADDR   0x21FU

◆ CROSS29_I_VRX_Z_CROSS_29_MASK

#define CROSS29_I_VRX_Z_CROSS_29_MASK   0x40U

◆ CROSS29_I_VRX_Z_CROSS_29_POS

#define CROSS29_I_VRX_Z_CROSS_29_POS   6U

◆ CROSS29_VRX_Y_CROSS_29_ADDR

#define CROSS29_VRX_Y_CROSS_29_ADDR   0x1FFU

◆ CROSS29_VRX_Y_CROSS_29_MASK

#define CROSS29_VRX_Y_CROSS_29_MASK   0x1FU

◆ CROSS29_VRX_Y_CROSS_29_POS

#define CROSS29_VRX_Y_CROSS_29_POS   0U

◆ CROSS29_VRX_Z_CROSS_29_ADDR

#define CROSS29_VRX_Z_CROSS_29_ADDR   0x21FU

◆ CROSS29_VRX_Z_CROSS_29_MASK

#define CROSS29_VRX_Z_CROSS_29_MASK   0x1FU

◆ CROSS29_VRX_Z_CROSS_29_POS

#define CROSS29_VRX_Z_CROSS_29_POS   0U

◆ CROSS2_F_VRX_Y_CROSS_2_ADDR

#define CROSS2_F_VRX_Y_CROSS_2_ADDR   0x1E2U

◆ CROSS2_F_VRX_Y_CROSS_2_MASK

#define CROSS2_F_VRX_Y_CROSS_2_MASK   0x20U

◆ CROSS2_F_VRX_Y_CROSS_2_POS

#define CROSS2_F_VRX_Y_CROSS_2_POS   5U

◆ CROSS2_F_VRX_Z_CROSS_2_ADDR

#define CROSS2_F_VRX_Z_CROSS_2_ADDR   0x202U

◆ CROSS2_F_VRX_Z_CROSS_2_MASK

#define CROSS2_F_VRX_Z_CROSS_2_MASK   0x20U

◆ CROSS2_F_VRX_Z_CROSS_2_POS

#define CROSS2_F_VRX_Z_CROSS_2_POS   5U

◆ CROSS2_I_VRX_Y_CROSS_2_ADDR

#define CROSS2_I_VRX_Y_CROSS_2_ADDR   0x1E2U

◆ CROSS2_I_VRX_Y_CROSS_2_MASK

#define CROSS2_I_VRX_Y_CROSS_2_MASK   0x40U

◆ CROSS2_I_VRX_Y_CROSS_2_POS

#define CROSS2_I_VRX_Y_CROSS_2_POS   6U

◆ CROSS2_I_VRX_Z_CROSS_2_ADDR

#define CROSS2_I_VRX_Z_CROSS_2_ADDR   0x202U

◆ CROSS2_I_VRX_Z_CROSS_2_MASK

#define CROSS2_I_VRX_Z_CROSS_2_MASK   0x40U

◆ CROSS2_I_VRX_Z_CROSS_2_POS

#define CROSS2_I_VRX_Z_CROSS_2_POS   6U

◆ CROSS2_VRX_Y_CROSS_2_ADDR

#define CROSS2_VRX_Y_CROSS_2_ADDR   0x1E2U

◆ CROSS2_VRX_Y_CROSS_2_MASK

#define CROSS2_VRX_Y_CROSS_2_MASK   0x1FU

◆ CROSS2_VRX_Y_CROSS_2_POS

#define CROSS2_VRX_Y_CROSS_2_POS   0U

◆ CROSS2_VRX_Z_CROSS_2_ADDR

#define CROSS2_VRX_Z_CROSS_2_ADDR   0x202U

◆ CROSS2_VRX_Z_CROSS_2_MASK

#define CROSS2_VRX_Z_CROSS_2_MASK   0x1FU

◆ CROSS2_VRX_Z_CROSS_2_POS

#define CROSS2_VRX_Z_CROSS_2_POS   0U

◆ CROSS3_F_VRX_Y_CROSS_3_ADDR

#define CROSS3_F_VRX_Y_CROSS_3_ADDR   0x1E3U

◆ CROSS3_F_VRX_Y_CROSS_3_MASK

#define CROSS3_F_VRX_Y_CROSS_3_MASK   0x20U

◆ CROSS3_F_VRX_Y_CROSS_3_POS

#define CROSS3_F_VRX_Y_CROSS_3_POS   5U

◆ CROSS3_F_VRX_Z_CROSS_3_ADDR

#define CROSS3_F_VRX_Z_CROSS_3_ADDR   0x203U

◆ CROSS3_F_VRX_Z_CROSS_3_MASK

#define CROSS3_F_VRX_Z_CROSS_3_MASK   0x20U

◆ CROSS3_F_VRX_Z_CROSS_3_POS

#define CROSS3_F_VRX_Z_CROSS_3_POS   5U

◆ CROSS3_I_VRX_Y_CROSS_3_ADDR

#define CROSS3_I_VRX_Y_CROSS_3_ADDR   0x1E3U

◆ CROSS3_I_VRX_Y_CROSS_3_MASK

#define CROSS3_I_VRX_Y_CROSS_3_MASK   0x40U

◆ CROSS3_I_VRX_Y_CROSS_3_POS

#define CROSS3_I_VRX_Y_CROSS_3_POS   6U

◆ CROSS3_I_VRX_Z_CROSS_3_ADDR

#define CROSS3_I_VRX_Z_CROSS_3_ADDR   0x203U

◆ CROSS3_I_VRX_Z_CROSS_3_MASK

#define CROSS3_I_VRX_Z_CROSS_3_MASK   0x40U

◆ CROSS3_I_VRX_Z_CROSS_3_POS

#define CROSS3_I_VRX_Z_CROSS_3_POS   6U

◆ CROSS3_VRX_Y_CROSS_3_ADDR

#define CROSS3_VRX_Y_CROSS_3_ADDR   0x1E3U

◆ CROSS3_VRX_Y_CROSS_3_MASK

#define CROSS3_VRX_Y_CROSS_3_MASK   0x1FU

◆ CROSS3_VRX_Y_CROSS_3_POS

#define CROSS3_VRX_Y_CROSS_3_POS   0U

◆ CROSS3_VRX_Z_CROSS_3_ADDR

#define CROSS3_VRX_Z_CROSS_3_ADDR   0x203U

◆ CROSS3_VRX_Z_CROSS_3_MASK

#define CROSS3_VRX_Z_CROSS_3_MASK   0x1FU

◆ CROSS3_VRX_Z_CROSS_3_POS

#define CROSS3_VRX_Z_CROSS_3_POS   0U

◆ CROSS4_F_VRX_Y_CROSS_4_ADDR

#define CROSS4_F_VRX_Y_CROSS_4_ADDR   0x1E4U

◆ CROSS4_F_VRX_Y_CROSS_4_MASK

#define CROSS4_F_VRX_Y_CROSS_4_MASK   0x20U

◆ CROSS4_F_VRX_Y_CROSS_4_POS

#define CROSS4_F_VRX_Y_CROSS_4_POS   5U

◆ CROSS4_F_VRX_Z_CROSS_4_ADDR

#define CROSS4_F_VRX_Z_CROSS_4_ADDR   0x204U

◆ CROSS4_F_VRX_Z_CROSS_4_MASK

#define CROSS4_F_VRX_Z_CROSS_4_MASK   0x20U

◆ CROSS4_F_VRX_Z_CROSS_4_POS

#define CROSS4_F_VRX_Z_CROSS_4_POS   5U

◆ CROSS4_I_VRX_Y_CROSS_4_ADDR

#define CROSS4_I_VRX_Y_CROSS_4_ADDR   0x1E4U

◆ CROSS4_I_VRX_Y_CROSS_4_MASK

#define CROSS4_I_VRX_Y_CROSS_4_MASK   0x40U

◆ CROSS4_I_VRX_Y_CROSS_4_POS

#define CROSS4_I_VRX_Y_CROSS_4_POS   6U

◆ CROSS4_I_VRX_Z_CROSS_4_ADDR

#define CROSS4_I_VRX_Z_CROSS_4_ADDR   0x204U

◆ CROSS4_I_VRX_Z_CROSS_4_MASK

#define CROSS4_I_VRX_Z_CROSS_4_MASK   0x40U

◆ CROSS4_I_VRX_Z_CROSS_4_POS

#define CROSS4_I_VRX_Z_CROSS_4_POS   6U

◆ CROSS4_VRX_Y_CROSS_4_ADDR

#define CROSS4_VRX_Y_CROSS_4_ADDR   0x1E4U

◆ CROSS4_VRX_Y_CROSS_4_MASK

#define CROSS4_VRX_Y_CROSS_4_MASK   0x1FU

◆ CROSS4_VRX_Y_CROSS_4_POS

#define CROSS4_VRX_Y_CROSS_4_POS   0U

◆ CROSS4_VRX_Z_CROSS_4_ADDR

#define CROSS4_VRX_Z_CROSS_4_ADDR   0x204U

◆ CROSS4_VRX_Z_CROSS_4_MASK

#define CROSS4_VRX_Z_CROSS_4_MASK   0x1FU

◆ CROSS4_VRX_Z_CROSS_4_POS

#define CROSS4_VRX_Z_CROSS_4_POS   0U

◆ CROSS5_F_VRX_Y_CROSS_5_ADDR

#define CROSS5_F_VRX_Y_CROSS_5_ADDR   0x1E5U

◆ CROSS5_F_VRX_Y_CROSS_5_MASK

#define CROSS5_F_VRX_Y_CROSS_5_MASK   0x20U

◆ CROSS5_F_VRX_Y_CROSS_5_POS

#define CROSS5_F_VRX_Y_CROSS_5_POS   5U

◆ CROSS5_F_VRX_Z_CROSS_5_ADDR

#define CROSS5_F_VRX_Z_CROSS_5_ADDR   0x205U

◆ CROSS5_F_VRX_Z_CROSS_5_MASK

#define CROSS5_F_VRX_Z_CROSS_5_MASK   0x20U

◆ CROSS5_F_VRX_Z_CROSS_5_POS

#define CROSS5_F_VRX_Z_CROSS_5_POS   5U

◆ CROSS5_I_VRX_Y_CROSS_5_ADDR

#define CROSS5_I_VRX_Y_CROSS_5_ADDR   0x1E5U

◆ CROSS5_I_VRX_Y_CROSS_5_MASK

#define CROSS5_I_VRX_Y_CROSS_5_MASK   0x40U

◆ CROSS5_I_VRX_Y_CROSS_5_POS

#define CROSS5_I_VRX_Y_CROSS_5_POS   6U

◆ CROSS5_I_VRX_Z_CROSS_5_ADDR

#define CROSS5_I_VRX_Z_CROSS_5_ADDR   0x205U

◆ CROSS5_I_VRX_Z_CROSS_5_MASK

#define CROSS5_I_VRX_Z_CROSS_5_MASK   0x40U

◆ CROSS5_I_VRX_Z_CROSS_5_POS

#define CROSS5_I_VRX_Z_CROSS_5_POS   6U

◆ CROSS5_VRX_Y_CROSS_5_ADDR

#define CROSS5_VRX_Y_CROSS_5_ADDR   0x1E5U

◆ CROSS5_VRX_Y_CROSS_5_MASK

#define CROSS5_VRX_Y_CROSS_5_MASK   0x1FU

◆ CROSS5_VRX_Y_CROSS_5_POS

#define CROSS5_VRX_Y_CROSS_5_POS   0U

◆ CROSS5_VRX_Z_CROSS_5_ADDR

#define CROSS5_VRX_Z_CROSS_5_ADDR   0x205U

◆ CROSS5_VRX_Z_CROSS_5_MASK

#define CROSS5_VRX_Z_CROSS_5_MASK   0x1FU

◆ CROSS5_VRX_Z_CROSS_5_POS

#define CROSS5_VRX_Z_CROSS_5_POS   0U

◆ CROSS6_F_VRX_Y_CROSS_6_ADDR

#define CROSS6_F_VRX_Y_CROSS_6_ADDR   0x1E6U

◆ CROSS6_F_VRX_Y_CROSS_6_MASK

#define CROSS6_F_VRX_Y_CROSS_6_MASK   0x20U

◆ CROSS6_F_VRX_Y_CROSS_6_POS

#define CROSS6_F_VRX_Y_CROSS_6_POS   5U

◆ CROSS6_F_VRX_Z_CROSS_6_ADDR

#define CROSS6_F_VRX_Z_CROSS_6_ADDR   0x206U

◆ CROSS6_F_VRX_Z_CROSS_6_MASK

#define CROSS6_F_VRX_Z_CROSS_6_MASK   0x20U

◆ CROSS6_F_VRX_Z_CROSS_6_POS

#define CROSS6_F_VRX_Z_CROSS_6_POS   5U

◆ CROSS6_I_VRX_Y_CROSS_6_ADDR

#define CROSS6_I_VRX_Y_CROSS_6_ADDR   0x1E6U

◆ CROSS6_I_VRX_Y_CROSS_6_MASK

#define CROSS6_I_VRX_Y_CROSS_6_MASK   0x40U

◆ CROSS6_I_VRX_Y_CROSS_6_POS

#define CROSS6_I_VRX_Y_CROSS_6_POS   6U

◆ CROSS6_I_VRX_Z_CROSS_6_ADDR

#define CROSS6_I_VRX_Z_CROSS_6_ADDR   0x206U

◆ CROSS6_I_VRX_Z_CROSS_6_MASK

#define CROSS6_I_VRX_Z_CROSS_6_MASK   0x40U

◆ CROSS6_I_VRX_Z_CROSS_6_POS

#define CROSS6_I_VRX_Z_CROSS_6_POS   6U

◆ CROSS6_VRX_Y_CROSS_6_ADDR

#define CROSS6_VRX_Y_CROSS_6_ADDR   0x1E6U

◆ CROSS6_VRX_Y_CROSS_6_MASK

#define CROSS6_VRX_Y_CROSS_6_MASK   0x1FU

◆ CROSS6_VRX_Y_CROSS_6_POS

#define CROSS6_VRX_Y_CROSS_6_POS   0U

◆ CROSS6_VRX_Z_CROSS_6_ADDR

#define CROSS6_VRX_Z_CROSS_6_ADDR   0x206U

◆ CROSS6_VRX_Z_CROSS_6_MASK

#define CROSS6_VRX_Z_CROSS_6_MASK   0x1FU

◆ CROSS6_VRX_Z_CROSS_6_POS

#define CROSS6_VRX_Z_CROSS_6_POS   0U

◆ CROSS7_F_VRX_Y_CROSS_7_ADDR

#define CROSS7_F_VRX_Y_CROSS_7_ADDR   0x1E7U

◆ CROSS7_F_VRX_Y_CROSS_7_MASK

#define CROSS7_F_VRX_Y_CROSS_7_MASK   0x20U

◆ CROSS7_F_VRX_Y_CROSS_7_POS

#define CROSS7_F_VRX_Y_CROSS_7_POS   5U

◆ CROSS7_F_VRX_Z_CROSS_7_ADDR

#define CROSS7_F_VRX_Z_CROSS_7_ADDR   0x207U

◆ CROSS7_F_VRX_Z_CROSS_7_MASK

#define CROSS7_F_VRX_Z_CROSS_7_MASK   0x20U

◆ CROSS7_F_VRX_Z_CROSS_7_POS

#define CROSS7_F_VRX_Z_CROSS_7_POS   5U

◆ CROSS7_I_VRX_Y_CROSS_7_ADDR

#define CROSS7_I_VRX_Y_CROSS_7_ADDR   0x1E7U

◆ CROSS7_I_VRX_Y_CROSS_7_MASK

#define CROSS7_I_VRX_Y_CROSS_7_MASK   0x40U

◆ CROSS7_I_VRX_Y_CROSS_7_POS

#define CROSS7_I_VRX_Y_CROSS_7_POS   6U

◆ CROSS7_I_VRX_Z_CROSS_7_ADDR

#define CROSS7_I_VRX_Z_CROSS_7_ADDR   0x207U

◆ CROSS7_I_VRX_Z_CROSS_7_MASK

#define CROSS7_I_VRX_Z_CROSS_7_MASK   0x40U

◆ CROSS7_I_VRX_Z_CROSS_7_POS

#define CROSS7_I_VRX_Z_CROSS_7_POS   6U

◆ CROSS7_VRX_Y_CROSS_7_ADDR

#define CROSS7_VRX_Y_CROSS_7_ADDR   0x1E7U

◆ CROSS7_VRX_Y_CROSS_7_MASK

#define CROSS7_VRX_Y_CROSS_7_MASK   0x1FU

◆ CROSS7_VRX_Y_CROSS_7_POS

#define CROSS7_VRX_Y_CROSS_7_POS   0U

◆ CROSS7_VRX_Z_CROSS_7_ADDR

#define CROSS7_VRX_Z_CROSS_7_ADDR   0x207U

◆ CROSS7_VRX_Z_CROSS_7_MASK

#define CROSS7_VRX_Z_CROSS_7_MASK   0x1FU

◆ CROSS7_VRX_Z_CROSS_7_POS

#define CROSS7_VRX_Z_CROSS_7_POS   0U

◆ CROSS8_F_VRX_Y_CROSS_8_ADDR

#define CROSS8_F_VRX_Y_CROSS_8_ADDR   0x1E8U

◆ CROSS8_F_VRX_Y_CROSS_8_MASK

#define CROSS8_F_VRX_Y_CROSS_8_MASK   0x20U

◆ CROSS8_F_VRX_Y_CROSS_8_POS

#define CROSS8_F_VRX_Y_CROSS_8_POS   5U

◆ CROSS8_F_VRX_Z_CROSS_8_ADDR

#define CROSS8_F_VRX_Z_CROSS_8_ADDR   0x208U

◆ CROSS8_F_VRX_Z_CROSS_8_MASK

#define CROSS8_F_VRX_Z_CROSS_8_MASK   0x20U

◆ CROSS8_F_VRX_Z_CROSS_8_POS

#define CROSS8_F_VRX_Z_CROSS_8_POS   5U

◆ CROSS8_I_VRX_Y_CROSS_8_ADDR

#define CROSS8_I_VRX_Y_CROSS_8_ADDR   0x1E8U

◆ CROSS8_I_VRX_Y_CROSS_8_MASK

#define CROSS8_I_VRX_Y_CROSS_8_MASK   0x40U

◆ CROSS8_I_VRX_Y_CROSS_8_POS

#define CROSS8_I_VRX_Y_CROSS_8_POS   6U

◆ CROSS8_I_VRX_Z_CROSS_8_ADDR

#define CROSS8_I_VRX_Z_CROSS_8_ADDR   0x208U

◆ CROSS8_I_VRX_Z_CROSS_8_MASK

#define CROSS8_I_VRX_Z_CROSS_8_MASK   0x40U

◆ CROSS8_I_VRX_Z_CROSS_8_POS

#define CROSS8_I_VRX_Z_CROSS_8_POS   6U

◆ CROSS8_VRX_Y_CROSS_8_ADDR

#define CROSS8_VRX_Y_CROSS_8_ADDR   0x1E8U

◆ CROSS8_VRX_Y_CROSS_8_MASK

#define CROSS8_VRX_Y_CROSS_8_MASK   0x1FU

◆ CROSS8_VRX_Y_CROSS_8_POS

#define CROSS8_VRX_Y_CROSS_8_POS   0U

◆ CROSS8_VRX_Z_CROSS_8_ADDR

#define CROSS8_VRX_Z_CROSS_8_ADDR   0x208U

◆ CROSS8_VRX_Z_CROSS_8_MASK

#define CROSS8_VRX_Z_CROSS_8_MASK   0x1FU

◆ CROSS8_VRX_Z_CROSS_8_POS

#define CROSS8_VRX_Z_CROSS_8_POS   0U

◆ CROSS9_F_VRX_Y_CROSS_9_ADDR

#define CROSS9_F_VRX_Y_CROSS_9_ADDR   0x1E9U

◆ CROSS9_F_VRX_Y_CROSS_9_MASK

#define CROSS9_F_VRX_Y_CROSS_9_MASK   0x20U

◆ CROSS9_F_VRX_Y_CROSS_9_POS

#define CROSS9_F_VRX_Y_CROSS_9_POS   5U

◆ CROSS9_F_VRX_Z_CROSS_9_ADDR

#define CROSS9_F_VRX_Z_CROSS_9_ADDR   0x209U

◆ CROSS9_F_VRX_Z_CROSS_9_MASK

#define CROSS9_F_VRX_Z_CROSS_9_MASK   0x20U

◆ CROSS9_F_VRX_Z_CROSS_9_POS

#define CROSS9_F_VRX_Z_CROSS_9_POS   5U

◆ CROSS9_I_VRX_Y_CROSS_9_ADDR

#define CROSS9_I_VRX_Y_CROSS_9_ADDR   0x1E9U

◆ CROSS9_I_VRX_Y_CROSS_9_MASK

#define CROSS9_I_VRX_Y_CROSS_9_MASK   0x40U

◆ CROSS9_I_VRX_Y_CROSS_9_POS

#define CROSS9_I_VRX_Y_CROSS_9_POS   6U

◆ CROSS9_I_VRX_Z_CROSS_9_ADDR

#define CROSS9_I_VRX_Z_CROSS_9_ADDR   0x209U

◆ CROSS9_I_VRX_Z_CROSS_9_MASK

#define CROSS9_I_VRX_Z_CROSS_9_MASK   0x40U

◆ CROSS9_I_VRX_Z_CROSS_9_POS

#define CROSS9_I_VRX_Z_CROSS_9_POS   6U

◆ CROSS9_VRX_Y_CROSS_9_ADDR

#define CROSS9_VRX_Y_CROSS_9_ADDR   0x1E9U

◆ CROSS9_VRX_Y_CROSS_9_MASK

#define CROSS9_VRX_Y_CROSS_9_MASK   0x1FU

◆ CROSS9_VRX_Y_CROSS_9_POS

#define CROSS9_VRX_Y_CROSS_9_POS   0U

◆ CROSS9_VRX_Z_CROSS_9_ADDR

#define CROSS9_VRX_Z_CROSS_9_ADDR   0x209U

◆ CROSS9_VRX_Z_CROSS_9_MASK

#define CROSS9_VRX_Z_CROSS_9_MASK   0x1FU

◆ CROSS9_VRX_Z_CROSS_9_POS

#define CROSS9_VRX_Z_CROSS_9_POS   0U

◆ CROSS_DE_F_VRX_Y_CROSS_DE_ADDR

#define CROSS_DE_F_VRX_Y_CROSS_DE_ADDR   0x1FAU

◆ CROSS_DE_F_VRX_Y_CROSS_DE_MASK

#define CROSS_DE_F_VRX_Y_CROSS_DE_MASK   0x20U

◆ CROSS_DE_F_VRX_Y_CROSS_DE_POS

#define CROSS_DE_F_VRX_Y_CROSS_DE_POS   5U

◆ CROSS_DE_F_VRX_Z_CROSS_DE_ADDR

#define CROSS_DE_F_VRX_Z_CROSS_DE_ADDR   0x21AU

◆ CROSS_DE_F_VRX_Z_CROSS_DE_MASK

#define CROSS_DE_F_VRX_Z_CROSS_DE_MASK   0x20U

◆ CROSS_DE_F_VRX_Z_CROSS_DE_POS

#define CROSS_DE_F_VRX_Z_CROSS_DE_POS   5U

◆ CROSS_DE_I_VRX_Y_CROSS_DE_ADDR

#define CROSS_DE_I_VRX_Y_CROSS_DE_ADDR   0x1FAU

◆ CROSS_DE_I_VRX_Y_CROSS_DE_MASK

#define CROSS_DE_I_VRX_Y_CROSS_DE_MASK   0x40U

◆ CROSS_DE_I_VRX_Y_CROSS_DE_POS

#define CROSS_DE_I_VRX_Y_CROSS_DE_POS   6U

◆ CROSS_DE_I_VRX_Z_CROSS_DE_ADDR

#define CROSS_DE_I_VRX_Z_CROSS_DE_ADDR   0x21AU

◆ CROSS_DE_I_VRX_Z_CROSS_DE_MASK

#define CROSS_DE_I_VRX_Z_CROSS_DE_MASK   0x40U

◆ CROSS_DE_I_VRX_Z_CROSS_DE_POS

#define CROSS_DE_I_VRX_Z_CROSS_DE_POS   6U

◆ CROSS_DE_VRX_Y_CROSS_DE_ADDR

#define CROSS_DE_VRX_Y_CROSS_DE_ADDR   0x1FAU

◆ CROSS_DE_VRX_Y_CROSS_DE_MASK

#define CROSS_DE_VRX_Y_CROSS_DE_MASK   0x1FU

◆ CROSS_DE_VRX_Y_CROSS_DE_POS

#define CROSS_DE_VRX_Y_CROSS_DE_POS   0U

◆ CROSS_DE_VRX_Z_CROSS_DE_ADDR

#define CROSS_DE_VRX_Z_CROSS_DE_ADDR   0x21AU

◆ CROSS_DE_VRX_Z_CROSS_DE_MASK

#define CROSS_DE_VRX_Z_CROSS_DE_MASK   0x1FU

◆ CROSS_DE_VRX_Z_CROSS_DE_POS

#define CROSS_DE_VRX_Z_CROSS_DE_POS   0U

◆ CROSS_HS_F_VRX_Y_CROSS_HS_ADDR

#define CROSS_HS_F_VRX_Y_CROSS_HS_ADDR   0x1F8U

◆ CROSS_HS_F_VRX_Y_CROSS_HS_MASK

#define CROSS_HS_F_VRX_Y_CROSS_HS_MASK   0x20U

◆ CROSS_HS_F_VRX_Y_CROSS_HS_POS

#define CROSS_HS_F_VRX_Y_CROSS_HS_POS   5U

◆ CROSS_HS_F_VRX_Z_CROSS_HS_ADDR

#define CROSS_HS_F_VRX_Z_CROSS_HS_ADDR   0x218U

◆ CROSS_HS_F_VRX_Z_CROSS_HS_MASK

#define CROSS_HS_F_VRX_Z_CROSS_HS_MASK   0x20U

◆ CROSS_HS_F_VRX_Z_CROSS_HS_POS

#define CROSS_HS_F_VRX_Z_CROSS_HS_POS   5U

◆ CROSS_HS_I_VRX_Y_CROSS_HS_ADDR

#define CROSS_HS_I_VRX_Y_CROSS_HS_ADDR   0x1F8U

◆ CROSS_HS_I_VRX_Y_CROSS_HS_MASK

#define CROSS_HS_I_VRX_Y_CROSS_HS_MASK   0x40U

◆ CROSS_HS_I_VRX_Y_CROSS_HS_POS

#define CROSS_HS_I_VRX_Y_CROSS_HS_POS   6U

◆ CROSS_HS_I_VRX_Z_CROSS_HS_ADDR

#define CROSS_HS_I_VRX_Z_CROSS_HS_ADDR   0x218U

◆ CROSS_HS_I_VRX_Z_CROSS_HS_MASK

#define CROSS_HS_I_VRX_Z_CROSS_HS_MASK   0x40U

◆ CROSS_HS_I_VRX_Z_CROSS_HS_POS

#define CROSS_HS_I_VRX_Z_CROSS_HS_POS   6U

◆ CROSS_HS_VRX_Y_CROSS_HS_ADDR

#define CROSS_HS_VRX_Y_CROSS_HS_ADDR   0x1F8U

◆ CROSS_HS_VRX_Y_CROSS_HS_MASK

#define CROSS_HS_VRX_Y_CROSS_HS_MASK   0x1FU

◆ CROSS_HS_VRX_Y_CROSS_HS_POS

#define CROSS_HS_VRX_Y_CROSS_HS_POS   0U

◆ CROSS_HS_VRX_Z_CROSS_HS_ADDR

#define CROSS_HS_VRX_Z_CROSS_HS_ADDR   0x218U

◆ CROSS_HS_VRX_Z_CROSS_HS_MASK

#define CROSS_HS_VRX_Z_CROSS_HS_MASK   0x1FU

◆ CROSS_HS_VRX_Z_CROSS_HS_POS

#define CROSS_HS_VRX_Z_CROSS_HS_POS   0U

◆ CROSS_VS_F_VRX_Y_CROSS_VS_ADDR

#define CROSS_VS_F_VRX_Y_CROSS_VS_ADDR   0x1F9U

◆ CROSS_VS_F_VRX_Y_CROSS_VS_MASK

#define CROSS_VS_F_VRX_Y_CROSS_VS_MASK   0x20U

◆ CROSS_VS_F_VRX_Y_CROSS_VS_POS

#define CROSS_VS_F_VRX_Y_CROSS_VS_POS   5U

◆ CROSS_VS_F_VRX_Z_CROSS_VS_ADDR

#define CROSS_VS_F_VRX_Z_CROSS_VS_ADDR   0x219U

◆ CROSS_VS_F_VRX_Z_CROSS_VS_MASK

#define CROSS_VS_F_VRX_Z_CROSS_VS_MASK   0x20U

◆ CROSS_VS_F_VRX_Z_CROSS_VS_POS

#define CROSS_VS_F_VRX_Z_CROSS_VS_POS   5U

◆ CROSS_VS_I_VRX_Y_CROSS_VS_ADDR

#define CROSS_VS_I_VRX_Y_CROSS_VS_ADDR   0x1F9U

◆ CROSS_VS_I_VRX_Y_CROSS_VS_MASK

#define CROSS_VS_I_VRX_Y_CROSS_VS_MASK   0x40U

◆ CROSS_VS_I_VRX_Y_CROSS_VS_POS

#define CROSS_VS_I_VRX_Y_CROSS_VS_POS   6U

◆ CROSS_VS_I_VRX_Z_CROSS_VS_ADDR

#define CROSS_VS_I_VRX_Z_CROSS_VS_ADDR   0x219U

◆ CROSS_VS_I_VRX_Z_CROSS_VS_MASK

#define CROSS_VS_I_VRX_Z_CROSS_VS_MASK   0x40U

◆ CROSS_VS_I_VRX_Z_CROSS_VS_POS

#define CROSS_VS_I_VRX_Z_CROSS_VS_POS   6U

◆ CROSS_VS_VRX_Y_CROSS_VS_ADDR

#define CROSS_VS_VRX_Y_CROSS_VS_ADDR   0x1F9U

◆ CROSS_VS_VRX_Y_CROSS_VS_MASK

#define CROSS_VS_VRX_Y_CROSS_VS_MASK   0x1FU

◆ CROSS_VS_VRX_Y_CROSS_VS_POS

#define CROSS_VS_VRX_Y_CROSS_VS_POS   0U

◆ CROSS_VS_VRX_Z_CROSS_VS_ADDR

#define CROSS_VS_VRX_Z_CROSS_VS_ADDR   0x219U

◆ CROSS_VS_VRX_Z_CROSS_VS_MASK

#define CROSS_VS_VRX_Z_CROSS_VS_MASK   0x1FU

◆ CROSS_VS_VRX_Z_CROSS_VS_POS

#define CROSS_VS_VRX_Z_CROSS_VS_POS   0U

◆ CRULPCTRL_RLMS_A_RLMS46_ADDR

#define CRULPCTRL_RLMS_A_RLMS46_ADDR   0x1446U

◆ CRULPCTRL_RLMS_A_RLMS46_MASK

#define CRULPCTRL_RLMS_A_RLMS46_MASK   0x07U

◆ CRULPCTRL_RLMS_A_RLMS46_POS

#define CRULPCTRL_RLMS_A_RLMS46_POS   0U

◆ CRULPCTRL_RLMS_B_RLMS46_ADDR

#define CRULPCTRL_RLMS_B_RLMS46_ADDR   0x1546U

◆ CRULPCTRL_RLMS_B_RLMS46_MASK

#define CRULPCTRL_RLMS_B_RLMS46_MASK   0x07U

◆ CRULPCTRL_RLMS_B_RLMS46_POS

#define CRULPCTRL_RLMS_B_RLMS46_POS   0U

◆ CRULPCTRLSREN_RLMS_A_RLMS45_ADDR

#define CRULPCTRLSREN_RLMS_A_RLMS45_ADDR   0x1445U

◆ CRULPCTRLSREN_RLMS_A_RLMS45_MASK

#define CRULPCTRLSREN_RLMS_A_RLMS45_MASK   0x80U

◆ CRULPCTRLSREN_RLMS_A_RLMS45_POS

#define CRULPCTRLSREN_RLMS_A_RLMS45_POS   7U

◆ CRULPCTRLSREN_RLMS_B_RLMS45_ADDR

#define CRULPCTRLSREN_RLMS_B_RLMS45_ADDR   0x1545U

◆ CRULPCTRLSREN_RLMS_B_RLMS45_MASK

#define CRULPCTRLSREN_RLMS_B_RLMS45_MASK   0x80U

◆ CRULPCTRLSREN_RLMS_B_RLMS45_POS

#define CRULPCTRLSREN_RLMS_B_RLMS45_POS   7U

◆ CRUSSCSEL_RLMS_A_RLMS47_ADDR

#define CRUSSCSEL_RLMS_A_RLMS47_ADDR   0x1447U

◆ CRUSSCSEL_RLMS_A_RLMS47_MASK

#define CRUSSCSEL_RLMS_A_RLMS47_MASK   0x06U

◆ CRUSSCSEL_RLMS_A_RLMS47_POS

#define CRUSSCSEL_RLMS_A_RLMS47_POS   1U

◆ CRUSSCSEL_RLMS_B_RLMS47_ADDR

#define CRUSSCSEL_RLMS_B_RLMS47_ADDR   0x1547U

◆ CRUSSCSEL_RLMS_B_RLMS47_MASK

#define CRUSSCSEL_RLMS_B_RLMS47_MASK   0x06U

◆ CRUSSCSEL_RLMS_B_RLMS47_POS

#define CRUSSCSEL_RLMS_B_RLMS47_POS   1U

◆ CRUSSCSELSREN_RLMS_A_RLMS45_ADDR

#define CRUSSCSELSREN_RLMS_A_RLMS45_ADDR   0x1445U

◆ CRUSSCSELSREN_RLMS_A_RLMS45_MASK

#define CRUSSCSELSREN_RLMS_A_RLMS45_MASK   0x40U

◆ CRUSSCSELSREN_RLMS_A_RLMS45_POS

#define CRUSSCSELSREN_RLMS_A_RLMS45_POS   6U

◆ CRUSSCSELSREN_RLMS_B_RLMS45_ADDR

#define CRUSSCSELSREN_RLMS_B_RLMS45_ADDR   0x1545U

◆ CRUSSCSELSREN_RLMS_B_RLMS45_MASK

#define CRUSSCSELSREN_RLMS_B_RLMS45_MASK   0x40U

◆ CRUSSCSELSREN_RLMS_B_RLMS45_POS

#define CRUSSCSELSREN_RLMS_B_RLMS45_POS   6U

◆ CSI2_CPHY_EN_MIPI_TX_0_MIPI_TX10_ADDR

#define CSI2_CPHY_EN_MIPI_TX_0_MIPI_TX10_ADDR   0x40AU

◆ CSI2_CPHY_EN_MIPI_TX_0_MIPI_TX10_MASK

#define CSI2_CPHY_EN_MIPI_TX_0_MIPI_TX10_MASK   0x20U

◆ CSI2_CPHY_EN_MIPI_TX_0_MIPI_TX10_POS

#define CSI2_CPHY_EN_MIPI_TX_0_MIPI_TX10_POS   5U

◆ CSI2_CPHY_EN_MIPI_TX_1_MIPI_TX10_ADDR

#define CSI2_CPHY_EN_MIPI_TX_1_MIPI_TX10_ADDR   0x44AU

◆ CSI2_CPHY_EN_MIPI_TX_1_MIPI_TX10_MASK

#define CSI2_CPHY_EN_MIPI_TX_1_MIPI_TX10_MASK   0x20U

◆ CSI2_CPHY_EN_MIPI_TX_1_MIPI_TX10_POS

#define CSI2_CPHY_EN_MIPI_TX_1_MIPI_TX10_POS   5U

◆ CSI2_CPHY_EN_MIPI_TX_2_MIPI_TX10_ADDR

#define CSI2_CPHY_EN_MIPI_TX_2_MIPI_TX10_ADDR   0x48AU

◆ CSI2_CPHY_EN_MIPI_TX_2_MIPI_TX10_MASK

#define CSI2_CPHY_EN_MIPI_TX_2_MIPI_TX10_MASK   0x20U

◆ CSI2_CPHY_EN_MIPI_TX_2_MIPI_TX10_POS

#define CSI2_CPHY_EN_MIPI_TX_2_MIPI_TX10_POS   5U

◆ CSI2_CPHY_EN_MIPI_TX_3_MIPI_TX10_ADDR

#define CSI2_CPHY_EN_MIPI_TX_3_MIPI_TX10_ADDR   0x4CAU

◆ CSI2_CPHY_EN_MIPI_TX_3_MIPI_TX10_MASK

#define CSI2_CPHY_EN_MIPI_TX_3_MIPI_TX10_MASK   0x20U

◆ CSI2_CPHY_EN_MIPI_TX_3_MIPI_TX10_POS

#define CSI2_CPHY_EN_MIPI_TX_3_MIPI_TX10_POS   5U

◆ CSI2_DUP1_PKT_CNT_MIPI_PHY_MIPI_PHY19_ADDR

#define CSI2_DUP1_PKT_CNT_MIPI_PHY_MIPI_PHY19_ADDR   0x343U

◆ CSI2_DUP1_PKT_CNT_MIPI_PHY_MIPI_PHY19_MASK

#define CSI2_DUP1_PKT_CNT_MIPI_PHY_MIPI_PHY19_MASK   0x0FU

◆ CSI2_DUP1_PKT_CNT_MIPI_PHY_MIPI_PHY19_POS

#define CSI2_DUP1_PKT_CNT_MIPI_PHY_MIPI_PHY19_POS   0U

◆ CSI2_DUP2_PKT_CNT_MIPI_PHY_MIPI_PHY19_ADDR

#define CSI2_DUP2_PKT_CNT_MIPI_PHY_MIPI_PHY19_ADDR   0x343U

◆ CSI2_DUP2_PKT_CNT_MIPI_PHY_MIPI_PHY19_MASK

#define CSI2_DUP2_PKT_CNT_MIPI_PHY_MIPI_PHY19_MASK   0xF0U

◆ CSI2_DUP2_PKT_CNT_MIPI_PHY_MIPI_PHY19_POS

#define CSI2_DUP2_PKT_CNT_MIPI_PHY_MIPI_PHY19_POS   4U

◆ CSI2_LANE_CNT_MIPI_TX_0_MIPI_TX10_ADDR

#define CSI2_LANE_CNT_MIPI_TX_0_MIPI_TX10_ADDR   0x40AU

◆ CSI2_LANE_CNT_MIPI_TX_0_MIPI_TX10_MASK

#define CSI2_LANE_CNT_MIPI_TX_0_MIPI_TX10_MASK   0xC0U

◆ CSI2_LANE_CNT_MIPI_TX_0_MIPI_TX10_POS

#define CSI2_LANE_CNT_MIPI_TX_0_MIPI_TX10_POS   6U

◆ CSI2_LANE_CNT_MIPI_TX_1_MIPI_TX10_ADDR

#define CSI2_LANE_CNT_MIPI_TX_1_MIPI_TX10_ADDR   0x44AU

◆ CSI2_LANE_CNT_MIPI_TX_1_MIPI_TX10_MASK

#define CSI2_LANE_CNT_MIPI_TX_1_MIPI_TX10_MASK   0xC0U

◆ CSI2_LANE_CNT_MIPI_TX_1_MIPI_TX10_POS

#define CSI2_LANE_CNT_MIPI_TX_1_MIPI_TX10_POS   6U

◆ CSI2_LANE_CNT_MIPI_TX_2_MIPI_TX10_ADDR

#define CSI2_LANE_CNT_MIPI_TX_2_MIPI_TX10_ADDR   0x48AU

◆ CSI2_LANE_CNT_MIPI_TX_2_MIPI_TX10_MASK

#define CSI2_LANE_CNT_MIPI_TX_2_MIPI_TX10_MASK   0xC0U

◆ CSI2_LANE_CNT_MIPI_TX_2_MIPI_TX10_POS

#define CSI2_LANE_CNT_MIPI_TX_2_MIPI_TX10_POS   6U

◆ CSI2_LANE_CNT_MIPI_TX_3_MIPI_TX10_ADDR

#define CSI2_LANE_CNT_MIPI_TX_3_MIPI_TX10_ADDR   0x4CAU

◆ CSI2_LANE_CNT_MIPI_TX_3_MIPI_TX10_MASK

#define CSI2_LANE_CNT_MIPI_TX_3_MIPI_TX10_MASK   0xC0U

◆ CSI2_LANE_CNT_MIPI_TX_3_MIPI_TX10_POS

#define CSI2_LANE_CNT_MIPI_TX_3_MIPI_TX10_POS   6U

◆ CSI2_TX1_PKT_CNT_MIPI_PHY_MIPI_PHY18_ADDR

#define CSI2_TX1_PKT_CNT_MIPI_PHY_MIPI_PHY18_ADDR   0x342U

◆ CSI2_TX1_PKT_CNT_MIPI_PHY_MIPI_PHY18_MASK

#define CSI2_TX1_PKT_CNT_MIPI_PHY_MIPI_PHY18_MASK   0x0FU

◆ CSI2_TX1_PKT_CNT_MIPI_PHY_MIPI_PHY18_POS

#define CSI2_TX1_PKT_CNT_MIPI_PHY_MIPI_PHY18_POS   0U

◆ CSI2_TX2_PKT_CNT_MIPI_PHY_MIPI_PHY18_ADDR

#define CSI2_TX2_PKT_CNT_MIPI_PHY_MIPI_PHY18_ADDR   0x342U

◆ CSI2_TX2_PKT_CNT_MIPI_PHY_MIPI_PHY18_MASK

#define CSI2_TX2_PKT_CNT_MIPI_PHY_MIPI_PHY18_MASK   0xF0U

◆ CSI2_TX2_PKT_CNT_MIPI_PHY_MIPI_PHY18_POS

#define CSI2_TX2_PKT_CNT_MIPI_PHY_MIPI_PHY18_POS   4U

◆ CSI2_TX_GAP_MIPI_TX_1_MIPI_TX7_ADDR

#define CSI2_TX_GAP_MIPI_TX_1_MIPI_TX7_ADDR   0x447U

◆ CSI2_TX_GAP_MIPI_TX_1_MIPI_TX7_MASK

#define CSI2_TX_GAP_MIPI_TX_1_MIPI_TX7_MASK   0xFFU

◆ CSI2_TX_GAP_MIPI_TX_1_MIPI_TX7_POS

#define CSI2_TX_GAP_MIPI_TX_1_MIPI_TX7_POS   0U

◆ CSI2_TX_GAP_MIPI_TX_2_MIPI_TX7_ADDR

#define CSI2_TX_GAP_MIPI_TX_2_MIPI_TX7_ADDR   0x487U

◆ CSI2_TX_GAP_MIPI_TX_2_MIPI_TX7_MASK

#define CSI2_TX_GAP_MIPI_TX_2_MIPI_TX7_MASK   0xFFU

◆ CSI2_TX_GAP_MIPI_TX_2_MIPI_TX7_POS

#define CSI2_TX_GAP_MIPI_TX_2_MIPI_TX7_POS   0U

◆ CSI_OUT_EN_BACKTOP_BACKTOP12_ADDR

#define CSI_OUT_EN_BACKTOP_BACKTOP12_ADDR   0x313U

◆ CSI_OUT_EN_BACKTOP_BACKTOP12_MASK

#define CSI_OUT_EN_BACKTOP_BACKTOP12_MASK   0x02U

◆ CSI_OUT_EN_BACKTOP_BACKTOP12_POS

#define CSI_OUT_EN_BACKTOP_BACKTOP12_POS   1U

◆ CSI_VCX_EN_MIPI_TX_1_MIPI_TX10_ADDR

#define CSI_VCX_EN_MIPI_TX_1_MIPI_TX10_ADDR   0x44AU

◆ CSI_VCX_EN_MIPI_TX_1_MIPI_TX10_MASK

#define CSI_VCX_EN_MIPI_TX_1_MIPI_TX10_MASK   0x08U

◆ CSI_VCX_EN_MIPI_TX_1_MIPI_TX10_POS

#define CSI_VCX_EN_MIPI_TX_1_MIPI_TX10_POS   3U

◆ CSI_VCX_EN_MIPI_TX_2_MIPI_TX10_ADDR

#define CSI_VCX_EN_MIPI_TX_2_MIPI_TX10_ADDR   0x48AU

◆ CSI_VCX_EN_MIPI_TX_2_MIPI_TX10_MASK

#define CSI_VCX_EN_MIPI_TX_2_MIPI_TX10_MASK   0x08U

◆ CSI_VCX_EN_MIPI_TX_2_MIPI_TX10_POS

#define CSI_VCX_EN_MIPI_TX_2_MIPI_TX10_POS   3U

◆ CSIPLLU_LOCK_BACKTOP_BACKTOP1_ADDR

#define CSIPLLU_LOCK_BACKTOP_BACKTOP1_ADDR   0x308U

◆ CSIPLLU_LOCK_BACKTOP_BACKTOP1_MASK

#define CSIPLLU_LOCK_BACKTOP_BACKTOP1_MASK   0x80U

◆ CSIPLLU_LOCK_BACKTOP_BACKTOP1_POS

#define CSIPLLU_LOCK_BACKTOP_BACKTOP1_POS   7U

◆ CSIPLLX_LOCK_BACKTOP_BACKTOP1_ADDR

#define CSIPLLX_LOCK_BACKTOP_BACKTOP1_ADDR   0x308U

◆ CSIPLLX_LOCK_BACKTOP_BACKTOP1_MASK

#define CSIPLLX_LOCK_BACKTOP_BACKTOP1_MASK   0x10U

◆ CSIPLLX_LOCK_BACKTOP_BACKTOP1_POS

#define CSIPLLX_LOCK_BACKTOP_BACKTOP1_POS   4U

◆ CSIPLLY_LOCK_BACKTOP_BACKTOP1_ADDR

#define CSIPLLY_LOCK_BACKTOP_BACKTOP1_ADDR   0x308U

◆ CSIPLLY_LOCK_BACKTOP_BACKTOP1_MASK

#define CSIPLLY_LOCK_BACKTOP_BACKTOP1_MASK   0x20U

◆ CSIPLLY_LOCK_BACKTOP_BACKTOP1_POS

#define CSIPLLY_LOCK_BACKTOP_BACKTOP1_POS   5U

◆ CSIPLLZ_LOCK_BACKTOP_BACKTOP1_ADDR

#define CSIPLLZ_LOCK_BACKTOP_BACKTOP1_ADDR   0x308U

◆ CSIPLLZ_LOCK_BACKTOP_BACKTOP1_MASK

#define CSIPLLZ_LOCK_BACKTOP_BACKTOP1_MASK   0x40U

◆ CSIPLLZ_LOCK_BACKTOP_BACKTOP1_POS

#define CSIPLLZ_LOCK_BACKTOP_BACKTOP1_POS   6U

◆ CXTP_A_TCTRL_CTRL1_ADDR

#define CXTP_A_TCTRL_CTRL1_ADDR   0x11U

◆ CXTP_A_TCTRL_CTRL1_MASK

#define CXTP_A_TCTRL_CTRL1_MASK   0x01U

◆ CXTP_A_TCTRL_CTRL1_POS

#define CXTP_A_TCTRL_CTRL1_POS   0U

◆ CXTP_B_TCTRL_CTRL1_ADDR

#define CXTP_B_TCTRL_CTRL1_ADDR   0x11U

◆ CXTP_B_TCTRL_CTRL1_MASK

#define CXTP_B_TCTRL_CTRL1_MASK   0x04U

◆ CXTP_B_TCTRL_CTRL1_POS

#define CXTP_B_TCTRL_CTRL1_POS   2U

◆ DE_CNT_0_VRX_PATGEN_0_DE_CNT_0_ADDR

#define DE_CNT_0_VRX_PATGEN_0_DE_CNT_0_ADDR   0x25CU

◆ DE_CNT_0_VRX_PATGEN_0_DE_CNT_0_MASK

#define DE_CNT_0_VRX_PATGEN_0_DE_CNT_0_MASK   0xFFU

◆ DE_CNT_0_VRX_PATGEN_0_DE_CNT_0_POS

#define DE_CNT_0_VRX_PATGEN_0_DE_CNT_0_POS   0U

◆ DE_CNT_1_VRX_PATGEN_0_DE_CNT_1_ADDR

#define DE_CNT_1_VRX_PATGEN_0_DE_CNT_1_ADDR   0x25BU

◆ DE_CNT_1_VRX_PATGEN_0_DE_CNT_1_MASK

#define DE_CNT_1_VRX_PATGEN_0_DE_CNT_1_MASK   0xFFU

◆ DE_CNT_1_VRX_PATGEN_0_DE_CNT_1_POS

#define DE_CNT_1_VRX_PATGEN_0_DE_CNT_1_POS   0U

◆ DE_DET_Y_MISC_HS_VS_ACT_Y_ADDR

#define DE_DET_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U

◆ DE_DET_Y_MISC_HS_VS_ACT_Y_MASK

#define DE_DET_Y_MISC_HS_VS_ACT_Y_MASK   0x40U

◆ DE_DET_Y_MISC_HS_VS_ACT_Y_POS

#define DE_DET_Y_MISC_HS_VS_ACT_Y_POS   6U

◆ DE_DET_Z_MISC_HS_VS_ACT_Z_ADDR

#define DE_DET_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U

◆ DE_DET_Z_MISC_HS_VS_ACT_Z_MASK

#define DE_DET_Z_MISC_HS_VS_ACT_Z_MASK   0x40U

◆ DE_DET_Z_MISC_HS_VS_ACT_Z_POS

#define DE_DET_Z_MISC_HS_VS_ACT_Z_POS   6U

◆ DE_HIGH_0_VRX_PATGEN_0_DE_HIGH_0_ADDR

#define DE_HIGH_0_VRX_PATGEN_0_DE_HIGH_0_ADDR   0x258U

◆ DE_HIGH_0_VRX_PATGEN_0_DE_HIGH_0_MASK

#define DE_HIGH_0_VRX_PATGEN_0_DE_HIGH_0_MASK   0xFFU

◆ DE_HIGH_0_VRX_PATGEN_0_DE_HIGH_0_POS

#define DE_HIGH_0_VRX_PATGEN_0_DE_HIGH_0_POS   0U

◆ DE_HIGH_1_VRX_PATGEN_0_DE_HIGH_1_ADDR

#define DE_HIGH_1_VRX_PATGEN_0_DE_HIGH_1_ADDR   0x257U

◆ DE_HIGH_1_VRX_PATGEN_0_DE_HIGH_1_MASK

#define DE_HIGH_1_VRX_PATGEN_0_DE_HIGH_1_MASK   0xFFU

◆ DE_HIGH_1_VRX_PATGEN_0_DE_HIGH_1_POS

#define DE_HIGH_1_VRX_PATGEN_0_DE_HIGH_1_POS   0U

◆ DE_INV_VRX_PATGEN_0_PATGEN_0_ADDR

#define DE_INV_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U

◆ DE_INV_VRX_PATGEN_0_PATGEN_0_MASK

#define DE_INV_VRX_PATGEN_0_PATGEN_0_MASK   0x04U

◆ DE_INV_VRX_PATGEN_0_PATGEN_0_POS

#define DE_INV_VRX_PATGEN_0_PATGEN_0_POS   2U

◆ DE_LOW_0_VRX_PATGEN_0_DE_LOW_0_ADDR

#define DE_LOW_0_VRX_PATGEN_0_DE_LOW_0_ADDR   0x25AU

◆ DE_LOW_0_VRX_PATGEN_0_DE_LOW_0_MASK

#define DE_LOW_0_VRX_PATGEN_0_DE_LOW_0_MASK   0xFFU

◆ DE_LOW_0_VRX_PATGEN_0_DE_LOW_0_POS

#define DE_LOW_0_VRX_PATGEN_0_DE_LOW_0_POS   0U

◆ DE_LOW_1_VRX_PATGEN_0_DE_LOW_1_ADDR

#define DE_LOW_1_VRX_PATGEN_0_DE_LOW_1_ADDR   0x259U

◆ DE_LOW_1_VRX_PATGEN_0_DE_LOW_1_MASK

#define DE_LOW_1_VRX_PATGEN_0_DE_LOW_1_MASK   0xFFU

◆ DE_LOW_1_VRX_PATGEN_0_DE_LOW_1_POS

#define DE_LOW_1_VRX_PATGEN_0_DE_LOW_1_POS   0U

◆ DEC_ERR_A_TCTRL_CNT0_ADDR

#define DEC_ERR_A_TCTRL_CNT0_ADDR   0x22U

◆ DEC_ERR_A_TCTRL_CNT0_MASK

#define DEC_ERR_A_TCTRL_CNT0_MASK   0xFFU

◆ DEC_ERR_A_TCTRL_CNT0_POS

#define DEC_ERR_A_TCTRL_CNT0_POS   0U

◆ DEC_ERR_B_TCTRL_CNT1_ADDR

#define DEC_ERR_B_TCTRL_CNT1_ADDR   0x23U

◆ DEC_ERR_B_TCTRL_CNT1_MASK

#define DEC_ERR_B_TCTRL_CNT1_MASK   0xFFU

◆ DEC_ERR_B_TCTRL_CNT1_POS

#define DEC_ERR_B_TCTRL_CNT1_POS   0U

◆ DEC_ERR_FLAG_A_TCTRL_INTR3_ADDR

#define DEC_ERR_FLAG_A_TCTRL_INTR3_ADDR   0x1BU

◆ DEC_ERR_FLAG_A_TCTRL_INTR3_MASK

#define DEC_ERR_FLAG_A_TCTRL_INTR3_MASK   0x01U

◆ DEC_ERR_FLAG_A_TCTRL_INTR3_POS

#define DEC_ERR_FLAG_A_TCTRL_INTR3_POS   0U

◆ DEC_ERR_FLAG_B_TCTRL_INTR3_ADDR

#define DEC_ERR_FLAG_B_TCTRL_INTR3_ADDR   0x1BU

◆ DEC_ERR_FLAG_B_TCTRL_INTR3_MASK

#define DEC_ERR_FLAG_B_TCTRL_INTR3_MASK   0x02U

◆ DEC_ERR_FLAG_B_TCTRL_INTR3_POS

#define DEC_ERR_FLAG_B_TCTRL_INTR3_POS   1U

◆ DEC_ERR_OEN_A_TCTRL_INTR2_ADDR

#define DEC_ERR_OEN_A_TCTRL_INTR2_ADDR   0x1AU

◆ DEC_ERR_OEN_A_TCTRL_INTR2_MASK

#define DEC_ERR_OEN_A_TCTRL_INTR2_MASK   0x01U

◆ DEC_ERR_OEN_A_TCTRL_INTR2_POS

#define DEC_ERR_OEN_A_TCTRL_INTR2_POS   0U

◆ DEC_ERR_OEN_B_TCTRL_INTR2_ADDR

#define DEC_ERR_OEN_B_TCTRL_INTR2_ADDR   0x1AU

◆ DEC_ERR_OEN_B_TCTRL_INTR2_MASK

#define DEC_ERR_OEN_B_TCTRL_INTR2_MASK   0x02U

◆ DEC_ERR_OEN_B_TCTRL_INTR2_POS

#define DEC_ERR_OEN_B_TCTRL_INTR2_POS   1U

◆ DEC_ERR_THR_TCTRL_INTR0_ADDR

#define DEC_ERR_THR_TCTRL_INTR0_ADDR   0x18U

◆ DEC_ERR_THR_TCTRL_INTR0_MASK

#define DEC_ERR_THR_TCTRL_INTR0_MASK   0x07U

◆ DEC_ERR_THR_TCTRL_INTR0_POS

#define DEC_ERR_THR_TCTRL_INTR0_POS   0U

◆ DEFAULT_MIPI_CLK

#define DEFAULT_MIPI_CLK   (1500U)

◆ DESKEW_INIT_MIPI_TX_1_MIPI_TX3_ADDR

#define DESKEW_INIT_MIPI_TX_1_MIPI_TX3_ADDR   0x443U

◆ DESKEW_INIT_MIPI_TX_1_MIPI_TX3_MASK

#define DESKEW_INIT_MIPI_TX_1_MIPI_TX3_MASK   0xFFU

◆ DESKEW_INIT_MIPI_TX_1_MIPI_TX3_POS

#define DESKEW_INIT_MIPI_TX_1_MIPI_TX3_POS   0U

◆ DESKEW_INIT_MIPI_TX_2_MIPI_TX3_ADDR

#define DESKEW_INIT_MIPI_TX_2_MIPI_TX3_ADDR   0x483U

◆ DESKEW_INIT_MIPI_TX_2_MIPI_TX3_MASK

#define DESKEW_INIT_MIPI_TX_2_MIPI_TX3_MASK   0xFFU

◆ DESKEW_INIT_MIPI_TX_2_MIPI_TX3_POS

#define DESKEW_INIT_MIPI_TX_2_MIPI_TX3_POS   0U

◆ DESKEW_PER_MIPI_TX_1_MIPI_TX4_ADDR

#define DESKEW_PER_MIPI_TX_1_MIPI_TX4_ADDR   0x444U

◆ DESKEW_PER_MIPI_TX_1_MIPI_TX4_MASK

#define DESKEW_PER_MIPI_TX_1_MIPI_TX4_MASK   0xFFU

◆ DESKEW_PER_MIPI_TX_1_MIPI_TX4_POS

#define DESKEW_PER_MIPI_TX_1_MIPI_TX4_POS   0U

◆ DESKEW_PER_MIPI_TX_2_MIPI_TX4_ADDR

#define DESKEW_PER_MIPI_TX_2_MIPI_TX4_ADDR   0x484U

◆ DESKEW_PER_MIPI_TX_2_MIPI_TX4_MASK

#define DESKEW_PER_MIPI_TX_2_MIPI_TX4_MASK   0xFFU

◆ DESKEW_PER_MIPI_TX_2_MIPI_TX4_POS

#define DESKEW_PER_MIPI_TX_2_MIPI_TX4_POS   0U

◆ DESKEW_TUN_MIPI_TX_1_MIPI_TX52_ADDR

#define DESKEW_TUN_MIPI_TX_1_MIPI_TX52_ADDR   0x474U

◆ DESKEW_TUN_MIPI_TX_1_MIPI_TX52_MASK

#define DESKEW_TUN_MIPI_TX_1_MIPI_TX52_MASK   0x60U

◆ DESKEW_TUN_MIPI_TX_1_MIPI_TX52_POS

#define DESKEW_TUN_MIPI_TX_1_MIPI_TX52_POS   5U

◆ DESKEW_TUN_MIPI_TX_2_MIPI_TX52_ADDR

#define DESKEW_TUN_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U

◆ DESKEW_TUN_MIPI_TX_2_MIPI_TX52_MASK

#define DESKEW_TUN_MIPI_TX_2_MIPI_TX52_MASK   0x60U

◆ DESKEW_TUN_MIPI_TX_2_MIPI_TX52_POS

#define DESKEW_TUN_MIPI_TX_2_MIPI_TX52_POS   5U

◆ DESKEW_TUN_OFFSET_MIPI_TX_1_MIPI_TX53_ADDR

#define DESKEW_TUN_OFFSET_MIPI_TX_1_MIPI_TX53_ADDR   0x475U

◆ DESKEW_TUN_OFFSET_MIPI_TX_1_MIPI_TX53_MASK

#define DESKEW_TUN_OFFSET_MIPI_TX_1_MIPI_TX53_MASK   0xFFU

◆ DESKEW_TUN_OFFSET_MIPI_TX_1_MIPI_TX53_POS

#define DESKEW_TUN_OFFSET_MIPI_TX_1_MIPI_TX53_POS   0U

◆ DESKEW_TUN_OFFSET_MIPI_TX_2_MIPI_TX53_ADDR

#define DESKEW_TUN_OFFSET_MIPI_TX_2_MIPI_TX53_ADDR   0x4B5U

◆ DESKEW_TUN_OFFSET_MIPI_TX_2_MIPI_TX53_MASK

#define DESKEW_TUN_OFFSET_MIPI_TX_2_MIPI_TX53_MASK   0xFFU

◆ DESKEW_TUN_OFFSET_MIPI_TX_2_MIPI_TX53_POS

#define DESKEW_TUN_OFFSET_MIPI_TX_2_MIPI_TX53_POS   0U

◆ DESKEW_TUN_SRC_MIPI_TX_1_MIPI_TX52_ADDR

#define DESKEW_TUN_SRC_MIPI_TX_1_MIPI_TX52_ADDR   0x474U

◆ DESKEW_TUN_SRC_MIPI_TX_1_MIPI_TX52_MASK

#define DESKEW_TUN_SRC_MIPI_TX_1_MIPI_TX52_MASK   0x04U

◆ DESKEW_TUN_SRC_MIPI_TX_1_MIPI_TX52_POS

#define DESKEW_TUN_SRC_MIPI_TX_1_MIPI_TX52_POS   2U

◆ DESKEW_TUN_SRC_MIPI_TX_2_MIPI_TX52_ADDR

#define DESKEW_TUN_SRC_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U

◆ DESKEW_TUN_SRC_MIPI_TX_2_MIPI_TX52_MASK

#define DESKEW_TUN_SRC_MIPI_TX_2_MIPI_TX52_MASK   0x04U

◆ DESKEW_TUN_SRC_MIPI_TX_2_MIPI_TX52_POS

#define DESKEW_TUN_SRC_MIPI_TX_2_MIPI_TX52_POS   2U

◆ DEV_ADDR_DEV_REG0_ADDR

#define DEV_ADDR_DEV_REG0_ADDR   0x00U

◆ DEV_ADDR_DEV_REG0_MASK

#define DEV_ADDR_DEV_REG0_MASK   0xFEU

◆ DEV_ADDR_DEV_REG0_POS

#define DEV_ADDR_DEV_REG0_POS   1U

◆ DEV_CTRL3_LINK_A_LOCK_ADDR

#define DEV_CTRL3_LINK_A_LOCK_ADDR   (0x13U)

◆ DEV_CTRL3_LINK_A_LOCK_MASK

#define DEV_CTRL3_LINK_A_LOCK_MASK   (0x08U)

◆ DEV_CTRL9_LINK_B_LOCK_ADDR

#define DEV_CTRL9_LINK_B_LOCK_ADDR   (0x5009U)

◆ DEV_CTRL9_LINK_B_LOCK_MASK

#define DEV_CTRL9_LINK_B_LOCK_MASK   (0x08U)

◆ DEV_ID_DEV_REG13_ADDR

#define DEV_ID_DEV_REG13_ADDR   0x0DU

◆ DEV_ID_DEV_REG13_MASK

#define DEV_ID_DEV_REG13_MASK   0xFFU

◆ DEV_ID_DEV_REG13_POS

#define DEV_ID_DEV_REG13_POS   0U

◆ DEV_IO_CHK0_ADDR

#define DEV_IO_CHK0_ADDR   0x38U

◆ DEV_IO_CHK0_DEFAULT

#define DEV_IO_CHK0_DEFAULT   0x00U

◆ DEV_REG0_ADDR

#define DEV_REG0_ADDR   0x00U

◆ DEV_REG0_DEFAULT

#define DEV_REG0_DEFAULT   0x90U

◆ DEV_REG13_ADDR

#define DEV_REG13_ADDR   0x0DU

◆ DEV_REG13_DEFAULT

#define DEV_REG13_DEFAULT   0xB6U

◆ DEV_REG14_ADDR

#define DEV_REG14_ADDR   0x0EU

◆ DEV_REG14_DEFAULT

#define DEV_REG14_DEFAULT   0x03U

◆ DEV_REG1_ADDR

#define DEV_REG1_ADDR   0x01U

◆ DEV_REG1_DEFAULT

#define DEV_REG1_DEFAULT   0x02U

◆ DEV_REG26_ADDR

#define DEV_REG26_ADDR   0x26U

◆ DEV_REG26_DEFAULT

#define DEV_REG26_DEFAULT   0x22U

◆ DEV_REG27_ADDR

#define DEV_REG27_ADDR   0x27U

◆ DEV_REG27_DEFAULT

#define DEV_REG27_DEFAULT   0x22U

◆ DEV_REG2_ADDR

#define DEV_REG2_ADDR   0x02U

◆ DEV_REG2_DEFAULT

#define DEV_REG2_DEFAULT   0x63U

◆ DEV_REG3_ADDR

#define DEV_REG3_ADDR   0x03U

◆ DEV_REG3_DEFAULT

#define DEV_REG3_DEFAULT   0x53U

◆ DEV_REG4_ADDR

#define DEV_REG4_ADDR   0x04U

◆ DEV_REG4_DEFAULT

#define DEV_REG4_DEFAULT   0xC2U

◆ DEV_REG5_ADDR

#define DEV_REG5_ADDR   0x05U

◆ DEV_REG5_DEFAULT

#define DEV_REG5_DEFAULT   0xC0U

◆ DEV_REG6_ADDR

#define DEV_REG6_ADDR   0x06U

◆ DEV_REG6_DEFAULT

#define DEV_REG6_DEFAULT   0xC0U

◆ DEV_REG7_ADDR

#define DEV_REG7_ADDR   0x07U

◆ DEV_REG7_DEFAULT

#define DEV_REG7_DEFAULT   0x27U

◆ DEV_REV_DEV_REG14_ADDR

#define DEV_REV_DEV_REG14_ADDR   0x0EU

◆ DEV_REV_DEV_REG14_MASK

#define DEV_REV_DEV_REG14_MASK   0x0FU

◆ DEV_REV_DEV_REG14_POS

#define DEV_REV_DEV_REG14_POS   0U

◆ DFEADPDLY_RLMS_A_RLMSA_ADDR

#define DFEADPDLY_RLMS_A_RLMSA_ADDR   0x140AU

◆ DFEADPDLY_RLMS_A_RLMSA_MASK

#define DFEADPDLY_RLMS_A_RLMSA_MASK   0x0FU

◆ DFEADPDLY_RLMS_A_RLMSA_POS

#define DFEADPDLY_RLMS_A_RLMSA_POS   0U

◆ DFEADPDLY_RLMS_B_RLMSA_ADDR

#define DFEADPDLY_RLMS_B_RLMSA_ADDR   0x150AU

◆ DFEADPDLY_RLMS_B_RLMSA_MASK

#define DFEADPDLY_RLMS_B_RLMSA_MASK   0x0FU

◆ DFEADPDLY_RLMS_B_RLMSA_POS

#define DFEADPDLY_RLMS_B_RLMSA_POS   0U

◆ DIS_DBL_ACK_RETX_B_CFGC_B_CC_ARQ0_ADDR

#define DIS_DBL_ACK_RETX_B_CFGC_B_CC_ARQ0_ADDR   0x5075U

◆ DIS_DBL_ACK_RETX_B_CFGC_B_CC_ARQ0_MASK

#define DIS_DBL_ACK_RETX_B_CFGC_B_CC_ARQ0_MASK   0x04U

◆ DIS_DBL_ACK_RETX_B_CFGC_B_CC_ARQ0_POS

#define DIS_DBL_ACK_RETX_B_CFGC_B_CC_ARQ0_POS   2U

◆ DIS_DBL_ACK_RETX_B_CFGC_B_IIC_X_ARQ0_ADDR

#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_X_ARQ0_ADDR   0x5085U

◆ DIS_DBL_ACK_RETX_B_CFGC_B_IIC_X_ARQ0_MASK

#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_X_ARQ0_MASK   0x04U

◆ DIS_DBL_ACK_RETX_B_CFGC_B_IIC_X_ARQ0_POS

#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_X_ARQ0_POS   2U

◆ DIS_DBL_ACK_RETX_B_CFGC_B_IIC_Y_ARQ0_ADDR

#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_Y_ARQ0_ADDR   0x508DU

◆ DIS_DBL_ACK_RETX_B_CFGC_B_IIC_Y_ARQ0_MASK

#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_Y_ARQ0_MASK   0x04U

◆ DIS_DBL_ACK_RETX_B_CFGC_B_IIC_Y_ARQ0_POS

#define DIS_DBL_ACK_RETX_B_CFGC_B_IIC_Y_ARQ0_POS   2U

◆ DIS_DBL_ACK_RETX_B_CFGL_B_GPIO_ARQ0_ADDR

#define DIS_DBL_ACK_RETX_B_CFGL_B_GPIO_ARQ0_ADDR   0x507DU

◆ DIS_DBL_ACK_RETX_B_CFGL_B_GPIO_ARQ0_MASK

#define DIS_DBL_ACK_RETX_B_CFGL_B_GPIO_ARQ0_MASK   0x04U

◆ DIS_DBL_ACK_RETX_B_CFGL_B_GPIO_ARQ0_POS

#define DIS_DBL_ACK_RETX_B_CFGL_B_GPIO_ARQ0_POS   2U

◆ DIS_DBL_ACK_RETX_CFGC_CC_ARQ0_ADDR

#define DIS_DBL_ACK_RETX_CFGC_CC_ARQ0_ADDR   0x75U

◆ DIS_DBL_ACK_RETX_CFGC_CC_ARQ0_MASK

#define DIS_DBL_ACK_RETX_CFGC_CC_ARQ0_MASK   0x04U

◆ DIS_DBL_ACK_RETX_CFGC_CC_ARQ0_POS

#define DIS_DBL_ACK_RETX_CFGC_CC_ARQ0_POS   2U

◆ DIS_DBL_ACK_RETX_CFGC_IIC_X_ARQ0_ADDR

#define DIS_DBL_ACK_RETX_CFGC_IIC_X_ARQ0_ADDR   0x85U

◆ DIS_DBL_ACK_RETX_CFGC_IIC_X_ARQ0_MASK

#define DIS_DBL_ACK_RETX_CFGC_IIC_X_ARQ0_MASK   0x04U

◆ DIS_DBL_ACK_RETX_CFGC_IIC_X_ARQ0_POS

#define DIS_DBL_ACK_RETX_CFGC_IIC_X_ARQ0_POS   2U

◆ DIS_DBL_ACK_RETX_CFGC_IIC_Y_ARQ0_ADDR

#define DIS_DBL_ACK_RETX_CFGC_IIC_Y_ARQ0_ADDR   0x8DU

◆ DIS_DBL_ACK_RETX_CFGC_IIC_Y_ARQ0_MASK

#define DIS_DBL_ACK_RETX_CFGC_IIC_Y_ARQ0_MASK   0x04U

◆ DIS_DBL_ACK_RETX_CFGC_IIC_Y_ARQ0_POS

#define DIS_DBL_ACK_RETX_CFGC_IIC_Y_ARQ0_POS   2U

◆ DIS_DBL_ACK_RETX_CFGL_GPIO_ARQ0_ADDR

#define DIS_DBL_ACK_RETX_CFGL_GPIO_ARQ0_ADDR   0x7DU

◆ DIS_DBL_ACK_RETX_CFGL_GPIO_ARQ0_MASK

#define DIS_DBL_ACK_RETX_CFGL_GPIO_ARQ0_MASK   0x04U

◆ DIS_DBL_ACK_RETX_CFGL_GPIO_ARQ0_POS

#define DIS_DBL_ACK_RETX_CFGL_GPIO_ARQ0_POS   2U

◆ DIS_DBL_ACK_RETX_CFGL_SPI_ARQ0_ADDR

#define DIS_DBL_ACK_RETX_CFGL_SPI_ARQ0_ADDR   0x6DU

◆ DIS_DBL_ACK_RETX_CFGL_SPI_ARQ0_MASK

#define DIS_DBL_ACK_RETX_CFGL_SPI_ARQ0_MASK   0x04U

◆ DIS_DBL_ACK_RETX_CFGL_SPI_ARQ0_POS

#define DIS_DBL_ACK_RETX_CFGL_SPI_ARQ0_POS   2U

◆ DIS_LOCAL_CC_DEV_REG1_ADDR

#define DIS_LOCAL_CC_DEV_REG1_ADDR   0x01U

◆ DIS_LOCAL_CC_DEV_REG1_MASK

#define DIS_LOCAL_CC_DEV_REG1_MASK   0x20U

◆ DIS_LOCAL_CC_DEV_REG1_POS

#define DIS_LOCAL_CC_DEV_REG1_POS   5U

◆ DIS_LOCAL_WAKE_TCTRL_PWR4_ADDR

#define DIS_LOCAL_WAKE_TCTRL_PWR4_ADDR   0x0CU

◆ DIS_LOCAL_WAKE_TCTRL_PWR4_MASK

#define DIS_LOCAL_WAKE_TCTRL_PWR4_MASK   0x40U

◆ DIS_LOCAL_WAKE_TCTRL_PWR4_POS

#define DIS_LOCAL_WAKE_TCTRL_PWR4_POS   6U

◆ DIS_PAR_1_CC_UART_PT_0_ADDR

#define DIS_PAR_1_CC_UART_PT_0_ADDR   0x4FU

◆ DIS_PAR_1_CC_UART_PT_0_MASK

#define DIS_PAR_1_CC_UART_PT_0_MASK   0x04U

◆ DIS_PAR_1_CC_UART_PT_0_POS

#define DIS_PAR_1_CC_UART_PT_0_POS   2U

◆ DIS_PAR_2_CC_UART_PT_0_ADDR

#define DIS_PAR_2_CC_UART_PT_0_ADDR   0x4FU

◆ DIS_PAR_2_CC_UART_PT_0_MASK

#define DIS_PAR_2_CC_UART_PT_0_MASK   0x40U

◆ DIS_PAR_2_CC_UART_PT_0_POS

#define DIS_PAR_2_CC_UART_PT_0_POS   6U

◆ DIS_PKT_DET_VID_RX_Y_VIDEO_RX0_ADDR

#define DIS_PKT_DET_VID_RX_Y_VIDEO_RX0_ADDR   0x112U

◆ DIS_PKT_DET_VID_RX_Y_VIDEO_RX0_MASK

#define DIS_PKT_DET_VID_RX_Y_VIDEO_RX0_MASK   0x01U

◆ DIS_PKT_DET_VID_RX_Y_VIDEO_RX0_POS

#define DIS_PKT_DET_VID_RX_Y_VIDEO_RX0_POS   0U

◆ DIS_PKT_DET_VID_RX_Z_VIDEO_RX0_ADDR

#define DIS_PKT_DET_VID_RX_Z_VIDEO_RX0_ADDR   0x124U

◆ DIS_PKT_DET_VID_RX_Z_VIDEO_RX0_MASK

#define DIS_PKT_DET_VID_RX_Z_VIDEO_RX0_MASK   0x01U

◆ DIS_PKT_DET_VID_RX_Z_VIDEO_RX0_POS

#define DIS_PKT_DET_VID_RX_Z_VIDEO_RX0_POS   0U

◆ DIS_REM_CC_B_DEV_REG3_ADDR

#define DIS_REM_CC_B_DEV_REG3_ADDR   0x03U

◆ DIS_REM_CC_B_DEV_REG3_MASK

#define DIS_REM_CC_B_DEV_REG3_MASK   0x04U

◆ DIS_REM_CC_B_DEV_REG3_POS

#define DIS_REM_CC_B_DEV_REG3_POS   2U

◆ DIS_REM_CC_DEV_REG1_ADDR

#define DIS_REM_CC_DEV_REG1_ADDR   0x01U

◆ DIS_REM_CC_DEV_REG1_MASK

#define DIS_REM_CC_DEV_REG1_MASK   0x10U

◆ DIS_REM_CC_DEV_REG1_POS

#define DIS_REM_CC_DEV_REG1_POS   4U

◆ DISABLE_INITIAL_DESKEW

#define DISABLE_INITIAL_DESKEW   (0x07U)

◆ DISABLE_PERIODIC_DESKEW

#define DISABLE_PERIODIC_DESKEW   (0x01U)

◆ DLOCKED_VID_RX_Y_VIDEO_RX3_ADDR

#define DLOCKED_VID_RX_Y_VIDEO_RX3_ADDR   0x115U

◆ DLOCKED_VID_RX_Y_VIDEO_RX3_MASK

#define DLOCKED_VID_RX_Y_VIDEO_RX3_MASK   0x20U

◆ DLOCKED_VID_RX_Y_VIDEO_RX3_POS

#define DLOCKED_VID_RX_Y_VIDEO_RX3_POS   5U

◆ DLOCKED_VID_RX_Z_VIDEO_RX3_ADDR

#define DLOCKED_VID_RX_Z_VIDEO_RX3_ADDR   0x127U

◆ DLOCKED_VID_RX_Z_VIDEO_RX3_MASK

#define DLOCKED_VID_RX_Z_VIDEO_RX3_MASK   0x20U

◆ DLOCKED_VID_RX_Z_VIDEO_RX3_POS

#define DLOCKED_VID_RX_Z_VIDEO_RX3_POS   5U

◆ DP_RST_MIPI2_CHKB_MISC_DP_ORSTB_CTL_ADDR

#define DP_RST_MIPI2_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U

◆ DP_RST_MIPI2_CHKB_MISC_DP_ORSTB_CTL_MASK

#define DP_RST_MIPI2_CHKB_MISC_DP_ORSTB_CTL_MASK   0x10U

◆ DP_RST_MIPI2_CHKB_MISC_DP_ORSTB_CTL_POS

#define DP_RST_MIPI2_CHKB_MISC_DP_ORSTB_CTL_POS   4U

◆ DP_RST_MIPI3_CHKB_MISC_DP_ORSTB_CTL_ADDR

#define DP_RST_MIPI3_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U

◆ DP_RST_MIPI3_CHKB_MISC_DP_ORSTB_CTL_MASK

#define DP_RST_MIPI3_CHKB_MISC_DP_ORSTB_CTL_MASK   0x40U

◆ DP_RST_MIPI3_CHKB_MISC_DP_ORSTB_CTL_POS

#define DP_RST_MIPI3_CHKB_MISC_DP_ORSTB_CTL_POS   6U

◆ DP_RST_MIPI_CHKB_MISC_DP_ORSTB_CTL_ADDR

#define DP_RST_MIPI_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U

◆ DP_RST_MIPI_CHKB_MISC_DP_ORSTB_CTL_MASK

#define DP_RST_MIPI_CHKB_MISC_DP_ORSTB_CTL_MASK   0x08U

◆ DP_RST_MIPI_CHKB_MISC_DP_ORSTB_CTL_POS

#define DP_RST_MIPI_CHKB_MISC_DP_ORSTB_CTL_POS   3U

◆ DP_RST_STABLE_CHKB_MISC_DP_ORSTB_CTL_ADDR

#define DP_RST_STABLE_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U

◆ DP_RST_STABLE_CHKB_MISC_DP_ORSTB_CTL_MASK

#define DP_RST_STABLE_CHKB_MISC_DP_ORSTB_CTL_MASK   0x20U

◆ DP_RST_STABLE_CHKB_MISC_DP_ORSTB_CTL_POS

#define DP_RST_STABLE_CHKB_MISC_DP_ORSTB_CTL_POS   5U

◆ DP_RST_VP_CHKB_MISC_DP_ORSTB_CTL_ADDR

#define DP_RST_VP_CHKB_MISC_DP_ORSTB_CTL_ADDR   0x577U

◆ DP_RST_VP_CHKB_MISC_DP_ORSTB_CTL_MASK

#define DP_RST_VP_CHKB_MISC_DP_ORSTB_CTL_MASK   0x04U

◆ DP_RST_VP_CHKB_MISC_DP_ORSTB_CTL_POS

#define DP_RST_VP_CHKB_MISC_DP_ORSTB_CTL_POS   2U

◆ DPLL_CSI1_DPLL_0_ADDR

#define DPLL_CSI1_DPLL_0_ADDR   0x1C00U

◆ DPLL_CSI1_DPLL_0_DEFAULT

#define DPLL_CSI1_DPLL_0_DEFAULT   0xF5U

◆ DPLL_CSI1_DPLL_10_ADDR

#define DPLL_CSI1_DPLL_10_ADDR   0x1C0AU

◆ DPLL_CSI1_DPLL_10_DEFAULT

#define DPLL_CSI1_DPLL_10_DEFAULT   0x81U

◆ DPLL_CSI1_DPLL_3_ADDR

#define DPLL_CSI1_DPLL_3_ADDR   0x1C03U

◆ DPLL_CSI1_DPLL_3_DEFAULT

#define DPLL_CSI1_DPLL_3_DEFAULT   0x82U

◆ DPLL_CSI1_DPLL_7_ADDR

#define DPLL_CSI1_DPLL_7_ADDR   0x1C07U

◆ DPLL_CSI1_DPLL_7_DEFAULT

#define DPLL_CSI1_DPLL_7_DEFAULT   0x04U

◆ DPLL_CSI1_DPLL_8_ADDR

#define DPLL_CSI1_DPLL_8_ADDR   0x1C08U

◆ DPLL_CSI1_DPLL_8_DEFAULT

#define DPLL_CSI1_DPLL_8_DEFAULT   0x14U

◆ DPLL_CSI2_DPLL_0_ADDR

#define DPLL_CSI2_DPLL_0_ADDR   0x1D00U

◆ DPLL_CSI2_DPLL_0_DEFAULT

#define DPLL_CSI2_DPLL_0_DEFAULT   0xF5U

◆ DPLL_CSI2_DPLL_10_ADDR

#define DPLL_CSI2_DPLL_10_ADDR   0x1D0AU

◆ DPLL_CSI2_DPLL_10_DEFAULT

#define DPLL_CSI2_DPLL_10_DEFAULT   0x81U

◆ DPLL_CSI2_DPLL_3_ADDR

#define DPLL_CSI2_DPLL_3_ADDR   0x1D03U

◆ DPLL_CSI2_DPLL_3_DEFAULT

#define DPLL_CSI2_DPLL_3_DEFAULT   0x82U

◆ DPLL_CSI2_DPLL_7_ADDR

#define DPLL_CSI2_DPLL_7_ADDR   0x1D07U

◆ DPLL_CSI2_DPLL_7_DEFAULT

#define DPLL_CSI2_DPLL_7_DEFAULT   0x04U

◆ DPLL_CSI2_DPLL_8_ADDR

#define DPLL_CSI2_DPLL_8_ADDR   0x1D08U

◆ DPLL_CSI2_DPLL_8_DEFAULT

#define DPLL_CSI2_DPLL_8_DEFAULT   0x14U

◆ DPLL_CSI3_DPLL_0_ADDR

#define DPLL_CSI3_DPLL_0_ADDR   0x1E00U

◆ DPLL_CSI3_DPLL_0_DEFAULT

#define DPLL_CSI3_DPLL_0_DEFAULT   0xF5U

◆ DPLL_CSI3_DPLL_10_ADDR

#define DPLL_CSI3_DPLL_10_ADDR   0x1E0AU

◆ DPLL_CSI3_DPLL_10_DEFAULT

#define DPLL_CSI3_DPLL_10_DEFAULT   0x81U

◆ DPLL_CSI3_DPLL_3_ADDR

#define DPLL_CSI3_DPLL_3_ADDR   0x1E03U

◆ DPLL_CSI3_DPLL_3_DEFAULT

#define DPLL_CSI3_DPLL_3_DEFAULT   0x82U

◆ DPLL_CSI3_DPLL_7_ADDR

#define DPLL_CSI3_DPLL_7_ADDR   0x1E07U

◆ DPLL_CSI3_DPLL_7_DEFAULT

#define DPLL_CSI3_DPLL_7_DEFAULT   0x04U

◆ DPLL_CSI3_DPLL_8_ADDR

#define DPLL_CSI3_DPLL_8_ADDR   0x1E08U

◆ DPLL_CSI3_DPLL_8_DEFAULT

#define DPLL_CSI3_DPLL_8_DEFAULT   0x14U

◆ DPLL_CSI4_DPLL_0_ADDR

#define DPLL_CSI4_DPLL_0_ADDR   0x1F00U

◆ DPLL_CSI4_DPLL_0_DEFAULT

#define DPLL_CSI4_DPLL_0_DEFAULT   0xF5U

◆ DPLL_CSI4_DPLL_10_ADDR

#define DPLL_CSI4_DPLL_10_ADDR   0x1F0AU

◆ DPLL_CSI4_DPLL_10_DEFAULT

#define DPLL_CSI4_DPLL_10_DEFAULT   0x81U

◆ DPLL_CSI4_DPLL_3_ADDR

#define DPLL_CSI4_DPLL_3_ADDR   0x1F03U

◆ DPLL_CSI4_DPLL_3_DEFAULT

#define DPLL_CSI4_DPLL_3_DEFAULT   0x82U

◆ DPLL_CSI4_DPLL_7_ADDR

#define DPLL_CSI4_DPLL_7_ADDR   0x1F07U

◆ DPLL_CSI4_DPLL_7_DEFAULT

#define DPLL_CSI4_DPLL_7_DEFAULT   0x04U

◆ DPLL_CSI4_DPLL_8_ADDR

#define DPLL_CSI4_DPLL_8_ADDR   0x1F08U

◆ DPLL_CSI4_DPLL_8_DEFAULT

#define DPLL_CSI4_DPLL_8_DEFAULT   0x14U

◆ DST_A_1_MISC_I2C_PT_5_ADDR

#define DST_A_1_MISC_I2C_PT_5_ADDR   0x551U

◆ DST_A_1_MISC_I2C_PT_5_MASK

#define DST_A_1_MISC_I2C_PT_5_MASK   0xFEU

◆ DST_A_1_MISC_I2C_PT_5_POS

#define DST_A_1_MISC_I2C_PT_5_POS   1U

◆ DST_A_2_MISC_I2C_PT_9_ADDR

#define DST_A_2_MISC_I2C_PT_9_ADDR   0x555U

◆ DST_A_2_MISC_I2C_PT_9_MASK

#define DST_A_2_MISC_I2C_PT_9_MASK   0xFEU

◆ DST_A_2_MISC_I2C_PT_9_POS

#define DST_A_2_MISC_I2C_PT_9_POS   1U

◆ DST_A_CC_I2C_3_ADDR

#define DST_A_CC_I2C_3_ADDR   0x43U

◆ DST_A_CC_I2C_3_MASK

#define DST_A_CC_I2C_3_MASK   0xFEU

◆ DST_A_CC_I2C_3_POS

#define DST_A_CC_I2C_3_POS   1U

◆ DST_B_1_MISC_I2C_PT_7_ADDR

#define DST_B_1_MISC_I2C_PT_7_ADDR   0x553U

◆ DST_B_1_MISC_I2C_PT_7_MASK

#define DST_B_1_MISC_I2C_PT_7_MASK   0xFEU

◆ DST_B_1_MISC_I2C_PT_7_POS

#define DST_B_1_MISC_I2C_PT_7_POS   1U

◆ DST_B_2_MISC_I2C_PT_11_ADDR

#define DST_B_2_MISC_I2C_PT_11_ADDR   0x557U

◆ DST_B_2_MISC_I2C_PT_11_MASK

#define DST_B_2_MISC_I2C_PT_11_MASK   0xFEU

◆ DST_B_2_MISC_I2C_PT_11_POS

#define DST_B_2_MISC_I2C_PT_11_POS   1U

◆ DST_B_CC_I2C_5_ADDR

#define DST_B_CC_I2C_5_ADDR   0x45U

◆ DST_B_CC_I2C_5_MASK

#define DST_B_CC_I2C_5_MASK   0xFEU

◆ DST_B_CC_I2C_5_POS

#define DST_B_CC_I2C_5_POS   1U

◆ DTRACKEN_VID_RX_Y_VIDEO_RX3_ADDR

#define DTRACKEN_VID_RX_Y_VIDEO_RX3_ADDR   0x115U

◆ DTRACKEN_VID_RX_Y_VIDEO_RX3_MASK

#define DTRACKEN_VID_RX_Y_VIDEO_RX3_MASK   0x04U

◆ DTRACKEN_VID_RX_Y_VIDEO_RX3_POS

#define DTRACKEN_VID_RX_Y_VIDEO_RX3_POS   2U

◆ DTRACKEN_VID_RX_Z_VIDEO_RX3_ADDR

#define DTRACKEN_VID_RX_Z_VIDEO_RX3_ADDR   0x127U

◆ DTRACKEN_VID_RX_Z_VIDEO_RX3_MASK

#define DTRACKEN_VID_RX_Z_VIDEO_RX3_MASK   0x04U

◆ DTRACKEN_VID_RX_Z_VIDEO_RX3_POS

#define DTRACKEN_VID_RX_Z_VIDEO_RX3_POS   2U

◆ EFUSE_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_ADDR

#define EFUSE_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_ADDR   0x3011U

◆ EFUSE_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_MASK

#define EFUSE_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_MASK   0x02U

◆ EFUSE_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_POS

#define EFUSE_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_POS   1U

◆ EFUSE_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR

#define EFUSE_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U

◆ EFUSE_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK

#define EFUSE_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK   0x02U

◆ EFUSE_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_POS

#define EFUSE_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_POS   1U

◆ EN_B_CFGC_B_CC_ARQ0_ADDR

#define EN_B_CFGC_B_CC_ARQ0_ADDR   0x5075U

◆ EN_B_CFGC_B_CC_ARQ0_MASK

#define EN_B_CFGC_B_CC_ARQ0_MASK   0x08U

◆ EN_B_CFGC_B_CC_ARQ0_POS

#define EN_B_CFGC_B_CC_ARQ0_POS   3U

◆ EN_B_CFGC_B_IIC_X_ARQ0_ADDR

#define EN_B_CFGC_B_IIC_X_ARQ0_ADDR   0x5085U

◆ EN_B_CFGC_B_IIC_X_ARQ0_MASK

#define EN_B_CFGC_B_IIC_X_ARQ0_MASK   0x08U

◆ EN_B_CFGC_B_IIC_X_ARQ0_POS

#define EN_B_CFGC_B_IIC_X_ARQ0_POS   3U

◆ EN_B_CFGC_B_IIC_Y_ARQ0_ADDR

#define EN_B_CFGC_B_IIC_Y_ARQ0_ADDR   0x508DU

◆ EN_B_CFGC_B_IIC_Y_ARQ0_MASK

#define EN_B_CFGC_B_IIC_Y_ARQ0_MASK   0x08U

◆ EN_B_CFGC_B_IIC_Y_ARQ0_POS

#define EN_B_CFGC_B_IIC_Y_ARQ0_POS   3U

◆ EN_B_CFGL_B_GPIO_ARQ0_ADDR

#define EN_B_CFGL_B_GPIO_ARQ0_ADDR   0x507DU

◆ EN_B_CFGL_B_GPIO_ARQ0_MASK

#define EN_B_CFGL_B_GPIO_ARQ0_MASK   0x08U

◆ EN_B_CFGL_B_GPIO_ARQ0_POS

#define EN_B_CFGL_B_GPIO_ARQ0_POS   3U

◆ EN_CFGC_CC_ARQ0_ADDR

#define EN_CFGC_CC_ARQ0_ADDR   0x75U

◆ EN_CFGC_CC_ARQ0_MASK

#define EN_CFGC_CC_ARQ0_MASK   0x08U

◆ EN_CFGC_CC_ARQ0_POS

#define EN_CFGC_CC_ARQ0_POS   3U

◆ EN_CFGC_IIC_X_ARQ0_ADDR

#define EN_CFGC_IIC_X_ARQ0_ADDR   0x85U

◆ EN_CFGC_IIC_X_ARQ0_MASK

#define EN_CFGC_IIC_X_ARQ0_MASK   0x08U

◆ EN_CFGC_IIC_X_ARQ0_POS

#define EN_CFGC_IIC_X_ARQ0_POS   3U

◆ EN_CFGC_IIC_Y_ARQ0_ADDR

#define EN_CFGC_IIC_Y_ARQ0_ADDR   0x8DU

◆ EN_CFGC_IIC_Y_ARQ0_MASK

#define EN_CFGC_IIC_Y_ARQ0_MASK   0x08U

◆ EN_CFGC_IIC_Y_ARQ0_POS

#define EN_CFGC_IIC_Y_ARQ0_POS   3U

◆ EN_CFGL_GPIO_ARQ0_ADDR

#define EN_CFGL_GPIO_ARQ0_ADDR   0x7DU

◆ EN_CFGL_GPIO_ARQ0_MASK

#define EN_CFGL_GPIO_ARQ0_MASK   0x08U

◆ EN_CFGL_GPIO_ARQ0_POS

#define EN_CFGL_GPIO_ARQ0_POS   3U

◆ EN_CFGL_SPI_ARQ0_ADDR

#define EN_CFGL_SPI_ARQ0_ADDR   0x6DU

◆ EN_CFGL_SPI_ARQ0_MASK

#define EN_CFGL_SPI_ARQ0_MASK   0x08U

◆ EN_CFGL_SPI_ARQ0_POS

#define EN_CFGL_SPI_ARQ0_POS   3U

◆ EN_FSIN_LAST_FSYNC_FSYNC_11_ADDR

#define EN_FSIN_LAST_FSYNC_FSYNC_11_ADDR   0x3EBU

◆ EN_FSIN_LAST_FSYNC_FSYNC_11_MASK

#define EN_FSIN_LAST_FSYNC_FSYNC_11_MASK   0x80U

◆ EN_FSIN_LAST_FSYNC_FSYNC_11_POS

#define EN_FSIN_LAST_FSYNC_FSYNC_11_POS   7U

◆ EN_LINK_RESET_FSYNC_FSYNC_23_ADDR

#define EN_LINK_RESET_FSYNC_FSYNC_23_ADDR   0x3F7U

◆ EN_LINK_RESET_FSYNC_FSYNC_23_MASK

#define EN_LINK_RESET_FSYNC_FSYNC_23_MASK   0x40U

◆ EN_LINK_RESET_FSYNC_FSYNC_23_POS

#define EN_LINK_RESET_FSYNC_FSYNC_23_POS   6U

◆ EN_OFLOW_RST_FS_FSYNC_FSYNC_0_ADDR

#define EN_OFLOW_RST_FS_FSYNC_FSYNC_0_ADDR   0x3E0U

◆ EN_OFLOW_RST_FS_FSYNC_FSYNC_0_MASK

#define EN_OFLOW_RST_FS_FSYNC_FSYNC_0_MASK   0x80U

◆ EN_OFLOW_RST_FS_FSYNC_FSYNC_0_POS

#define EN_OFLOW_RST_FS_FSYNC_FSYNC_0_POS   7U

◆ EN_SYNC_COMP_FSYNC_FSYNC_23_ADDR

#define EN_SYNC_COMP_FSYNC_FSYNC_23_ADDR   0x3F7U

◆ EN_SYNC_COMP_FSYNC_FSYNC_23_MASK

#define EN_SYNC_COMP_FSYNC_FSYNC_23_MASK   0x80U

◆ EN_SYNC_COMP_FSYNC_FSYNC_23_POS

#define EN_SYNC_COMP_FSYNC_FSYNC_23_POS   7U

◆ EN_VS_GEN_FSYNC_FSYNC_0_ADDR

#define EN_VS_GEN_FSYNC_FSYNC_0_ADDR   0x3E0U

◆ EN_VS_GEN_FSYNC_FSYNC_0_MASK

#define EN_VS_GEN_FSYNC_FSYNC_0_MASK   0x10U

◆ EN_VS_GEN_FSYNC_FSYNC_0_POS

#define EN_VS_GEN_FSYNC_FSYNC_0_POS   4U

◆ EOM_CHK_AMOUNT_RLMS_A_RLMS4_ADDR

#define EOM_CHK_AMOUNT_RLMS_A_RLMS4_ADDR   0x1404U

◆ EOM_CHK_AMOUNT_RLMS_A_RLMS4_MASK

#define EOM_CHK_AMOUNT_RLMS_A_RLMS4_MASK   0xF0U

◆ EOM_CHK_AMOUNT_RLMS_A_RLMS4_POS

#define EOM_CHK_AMOUNT_RLMS_A_RLMS4_POS   4U

◆ EOM_CHK_AMOUNT_RLMS_B_RLMS4_ADDR

#define EOM_CHK_AMOUNT_RLMS_B_RLMS4_ADDR   0x1504U

◆ EOM_CHK_AMOUNT_RLMS_B_RLMS4_MASK

#define EOM_CHK_AMOUNT_RLMS_B_RLMS4_MASK   0xF0U

◆ EOM_CHK_AMOUNT_RLMS_B_RLMS4_POS

#define EOM_CHK_AMOUNT_RLMS_B_RLMS4_POS   4U

◆ EOM_CHK_THR_RLMS_A_RLMS4_ADDR

#define EOM_CHK_THR_RLMS_A_RLMS4_ADDR   0x1404U

◆ EOM_CHK_THR_RLMS_A_RLMS4_MASK

#define EOM_CHK_THR_RLMS_A_RLMS4_MASK   0x0CU

◆ EOM_CHK_THR_RLMS_A_RLMS4_POS

#define EOM_CHK_THR_RLMS_A_RLMS4_POS   2U

◆ EOM_CHK_THR_RLMS_B_RLMS4_ADDR

#define EOM_CHK_THR_RLMS_B_RLMS4_ADDR   0x1504U

◆ EOM_CHK_THR_RLMS_B_RLMS4_MASK

#define EOM_CHK_THR_RLMS_B_RLMS4_MASK   0x0CU

◆ EOM_CHK_THR_RLMS_B_RLMS4_POS

#define EOM_CHK_THR_RLMS_B_RLMS4_POS   2U

◆ EOM_DONE_RLMS_A_RLMS7_ADDR

#define EOM_DONE_RLMS_A_RLMS7_ADDR   0x1407U

◆ EOM_DONE_RLMS_A_RLMS7_MASK

#define EOM_DONE_RLMS_A_RLMS7_MASK   0x80U

◆ EOM_DONE_RLMS_A_RLMS7_POS

#define EOM_DONE_RLMS_A_RLMS7_POS   7U

◆ EOM_DONE_RLMS_B_RLMS7_ADDR

#define EOM_DONE_RLMS_B_RLMS7_ADDR   0x1507U

◆ EOM_DONE_RLMS_B_RLMS7_MASK

#define EOM_DONE_RLMS_B_RLMS7_MASK   0x80U

◆ EOM_DONE_RLMS_B_RLMS7_POS

#define EOM_DONE_RLMS_B_RLMS7_POS   7U

◆ EOM_EN_RLMS_A_RLMS4_ADDR

#define EOM_EN_RLMS_A_RLMS4_ADDR   0x1404U

◆ EOM_EN_RLMS_A_RLMS4_MASK

#define EOM_EN_RLMS_A_RLMS4_MASK   0x01U

◆ EOM_EN_RLMS_A_RLMS4_POS

#define EOM_EN_RLMS_A_RLMS4_POS   0U

◆ EOM_EN_RLMS_B_RLMS4_ADDR

#define EOM_EN_RLMS_B_RLMS4_ADDR   0x1504U

◆ EOM_EN_RLMS_B_RLMS4_MASK

#define EOM_EN_RLMS_B_RLMS4_MASK   0x01U

◆ EOM_EN_RLMS_B_RLMS4_POS

#define EOM_EN_RLMS_B_RLMS4_POS   0U

◆ EOM_ERR_FLAG_A_TCTRL_INTR5_ADDR

#define EOM_ERR_FLAG_A_TCTRL_INTR5_ADDR   0x1DU

◆ EOM_ERR_FLAG_A_TCTRL_INTR5_MASK

#define EOM_ERR_FLAG_A_TCTRL_INTR5_MASK   0x40U

◆ EOM_ERR_FLAG_A_TCTRL_INTR5_POS

#define EOM_ERR_FLAG_A_TCTRL_INTR5_POS   6U

◆ EOM_ERR_FLAG_B_TCTRL_INTR5_ADDR

#define EOM_ERR_FLAG_B_TCTRL_INTR5_ADDR   0x1DU

◆ EOM_ERR_FLAG_B_TCTRL_INTR5_MASK

#define EOM_ERR_FLAG_B_TCTRL_INTR5_MASK   0x80U

◆ EOM_ERR_FLAG_B_TCTRL_INTR5_POS

#define EOM_ERR_FLAG_B_TCTRL_INTR5_POS   7U

◆ EOM_ERR_OEN_A_TCTRL_INTR4_ADDR

#define EOM_ERR_OEN_A_TCTRL_INTR4_ADDR   0x1CU

◆ EOM_ERR_OEN_A_TCTRL_INTR4_MASK

#define EOM_ERR_OEN_A_TCTRL_INTR4_MASK   0x40U

◆ EOM_ERR_OEN_A_TCTRL_INTR4_POS

#define EOM_ERR_OEN_A_TCTRL_INTR4_POS   6U

◆ EOM_ERR_OEN_B_TCTRL_INTR4_ADDR

#define EOM_ERR_OEN_B_TCTRL_INTR4_ADDR   0x1CU

◆ EOM_ERR_OEN_B_TCTRL_INTR4_MASK

#define EOM_ERR_OEN_B_TCTRL_INTR4_MASK   0x80U

◆ EOM_ERR_OEN_B_TCTRL_INTR4_POS

#define EOM_ERR_OEN_B_TCTRL_INTR4_POS   7U

◆ EOM_MAN_TRG_REQ_RLMS_A_RLMS5_ADDR

#define EOM_MAN_TRG_REQ_RLMS_A_RLMS5_ADDR   0x1405U

◆ EOM_MAN_TRG_REQ_RLMS_A_RLMS5_MASK

#define EOM_MAN_TRG_REQ_RLMS_A_RLMS5_MASK   0x80U

◆ EOM_MAN_TRG_REQ_RLMS_A_RLMS5_POS

#define EOM_MAN_TRG_REQ_RLMS_A_RLMS5_POS   7U

◆ EOM_MAN_TRG_REQ_RLMS_B_RLMS5_ADDR

#define EOM_MAN_TRG_REQ_RLMS_B_RLMS5_ADDR   0x1505U

◆ EOM_MAN_TRG_REQ_RLMS_B_RLMS5_MASK

#define EOM_MAN_TRG_REQ_RLMS_B_RLMS5_MASK   0x80U

◆ EOM_MAN_TRG_REQ_RLMS_B_RLMS5_POS

#define EOM_MAN_TRG_REQ_RLMS_B_RLMS5_POS   7U

◆ EOM_MIN_THR_RLMS_A_RLMS5_ADDR

#define EOM_MIN_THR_RLMS_A_RLMS5_ADDR   0x1405U

◆ EOM_MIN_THR_RLMS_A_RLMS5_MASK

#define EOM_MIN_THR_RLMS_A_RLMS5_MASK   0x7FU

◆ EOM_MIN_THR_RLMS_A_RLMS5_POS

#define EOM_MIN_THR_RLMS_A_RLMS5_POS   0U

◆ EOM_MIN_THR_RLMS_B_RLMS5_ADDR

#define EOM_MIN_THR_RLMS_B_RLMS5_ADDR   0x1505U

◆ EOM_MIN_THR_RLMS_B_RLMS5_MASK

#define EOM_MIN_THR_RLMS_B_RLMS5_MASK   0x7FU

◆ EOM_MIN_THR_RLMS_B_RLMS5_POS

#define EOM_MIN_THR_RLMS_B_RLMS5_POS   0U

◆ EOM_PER_MODE_RLMS_A_RLMS4_ADDR

#define EOM_PER_MODE_RLMS_A_RLMS4_ADDR   0x1404U

◆ EOM_PER_MODE_RLMS_A_RLMS4_MASK

#define EOM_PER_MODE_RLMS_A_RLMS4_MASK   0x02U

◆ EOM_PER_MODE_RLMS_A_RLMS4_POS

#define EOM_PER_MODE_RLMS_A_RLMS4_POS   1U

◆ EOM_PER_MODE_RLMS_B_RLMS4_ADDR

#define EOM_PER_MODE_RLMS_B_RLMS4_ADDR   0x1504U

◆ EOM_PER_MODE_RLMS_B_RLMS4_MASK

#define EOM_PER_MODE_RLMS_B_RLMS4_MASK   0x02U

◆ EOM_PER_MODE_RLMS_B_RLMS4_POS

#define EOM_PER_MODE_RLMS_B_RLMS4_POS   1U

◆ EOM_PV_MODE_RLMS_A_RLMS6_ADDR

#define EOM_PV_MODE_RLMS_A_RLMS6_ADDR   0x1406U

◆ EOM_PV_MODE_RLMS_A_RLMS6_MASK

#define EOM_PV_MODE_RLMS_A_RLMS6_MASK   0x80U

◆ EOM_PV_MODE_RLMS_A_RLMS6_POS

#define EOM_PV_MODE_RLMS_A_RLMS6_POS   7U

◆ EOM_PV_MODE_RLMS_B_RLMS6_ADDR

#define EOM_PV_MODE_RLMS_B_RLMS6_ADDR   0x1506U

◆ EOM_PV_MODE_RLMS_B_RLMS6_MASK

#define EOM_PV_MODE_RLMS_B_RLMS6_MASK   0x80U

◆ EOM_PV_MODE_RLMS_B_RLMS6_POS

#define EOM_PV_MODE_RLMS_B_RLMS6_POS   7U

◆ EOM_RLMS_A_RLMS7_ADDR

#define EOM_RLMS_A_RLMS7_ADDR   0x1407U

◆ EOM_RLMS_A_RLMS7_MASK

#define EOM_RLMS_A_RLMS7_MASK   0x7FU

◆ EOM_RLMS_A_RLMS7_POS

#define EOM_RLMS_A_RLMS7_POS   0U

◆ EOM_RLMS_B_RLMS7_ADDR

#define EOM_RLMS_B_RLMS7_ADDR   0x1507U

◆ EOM_RLMS_B_RLMS7_MASK

#define EOM_RLMS_B_RLMS7_MASK   0x7FU

◆ EOM_RLMS_B_RLMS7_POS

#define EOM_RLMS_B_RLMS7_POS   0U

◆ EOM_RST_THR_RLMS_A_RLMS6_ADDR

#define EOM_RST_THR_RLMS_A_RLMS6_ADDR   0x1406U

◆ EOM_RST_THR_RLMS_A_RLMS6_MASK

#define EOM_RST_THR_RLMS_A_RLMS6_MASK   0x7FU

◆ EOM_RST_THR_RLMS_A_RLMS6_POS

#define EOM_RST_THR_RLMS_A_RLMS6_POS   0U

◆ EOM_RST_THR_RLMS_B_RLMS6_ADDR

#define EOM_RST_THR_RLMS_B_RLMS6_ADDR   0x1506U

◆ EOM_RST_THR_RLMS_B_RLMS6_MASK

#define EOM_RST_THR_RLMS_B_RLMS6_MASK   0x7FU

◆ EOM_RST_THR_RLMS_B_RLMS6_POS

#define EOM_RST_THR_RLMS_B_RLMS6_POS   0U

◆ ERR_RX_EN_B_TCTRL_INTR9_ADDR

#define ERR_RX_EN_B_TCTRL_INTR9_ADDR   0x21U

◆ ERR_RX_EN_B_TCTRL_INTR9_MASK

#define ERR_RX_EN_B_TCTRL_INTR9_MASK   0x20U

◆ ERR_RX_EN_B_TCTRL_INTR9_POS

#define ERR_RX_EN_B_TCTRL_INTR9_POS   5U

◆ ERR_RX_EN_TCTRL_INTR9_ADDR

#define ERR_RX_EN_TCTRL_INTR9_ADDR   0x21U

◆ ERR_RX_EN_TCTRL_INTR9_MASK

#define ERR_RX_EN_TCTRL_INTR9_MASK   0x80U

◆ ERR_RX_EN_TCTRL_INTR9_POS

#define ERR_RX_EN_TCTRL_INTR9_POS   7U

◆ ERR_RX_ID_B_TCTRL_EXT_INTR12_ADDR

#define ERR_RX_ID_B_TCTRL_EXT_INTR12_ADDR   0x5018U

◆ ERR_RX_ID_B_TCTRL_EXT_INTR12_MASK

#define ERR_RX_ID_B_TCTRL_EXT_INTR12_MASK   0x1FU

◆ ERR_RX_ID_B_TCTRL_EXT_INTR12_POS

#define ERR_RX_ID_B_TCTRL_EXT_INTR12_POS   0U

◆ ERR_RX_ID_TCTRL_INTR9_ADDR

#define ERR_RX_ID_TCTRL_INTR9_ADDR   0x21U

◆ ERR_RX_ID_TCTRL_INTR9_MASK

#define ERR_RX_ID_TCTRL_INTR9_MASK   0x1FU

◆ ERR_RX_ID_TCTRL_INTR9_POS

#define ERR_RX_ID_TCTRL_INTR9_POS   0U

◆ ERR_TX_EN_B_TCTRL_INTR8_ADDR

#define ERR_TX_EN_B_TCTRL_INTR8_ADDR   0x20U

◆ ERR_TX_EN_B_TCTRL_INTR8_MASK

#define ERR_TX_EN_B_TCTRL_INTR8_MASK   0x20U

◆ ERR_TX_EN_B_TCTRL_INTR8_POS

#define ERR_TX_EN_B_TCTRL_INTR8_POS   5U

◆ ERR_TX_EN_TCTRL_INTR8_ADDR

#define ERR_TX_EN_TCTRL_INTR8_ADDR   0x20U

◆ ERR_TX_EN_TCTRL_INTR8_MASK

#define ERR_TX_EN_TCTRL_INTR8_MASK   0x80U

◆ ERR_TX_EN_TCTRL_INTR8_POS

#define ERR_TX_EN_TCTRL_INTR8_POS   7U

◆ ERR_TX_ID_TCTRL_INTR8_ADDR

#define ERR_TX_ID_TCTRL_INTR8_ADDR   0x20U

◆ ERR_TX_ID_TCTRL_INTR8_MASK

#define ERR_TX_ID_TCTRL_INTR8_MASK   0x1FU

◆ ERR_TX_ID_TCTRL_INTR8_POS

#define ERR_TX_ID_TCTRL_INTR8_POS   0U

◆ ERRB_EN_DEV_REG5_ADDR

#define ERRB_EN_DEV_REG5_ADDR   0x05U

◆ ERRB_EN_DEV_REG5_MASK

#define ERRB_EN_DEV_REG5_MASK   0x40U

◆ ERRB_EN_DEV_REG5_POS

#define ERRB_EN_DEV_REG5_POS   6U

◆ ERRCHPHPRIFR3G_RLMS_A_RLMSAD_ADDR

#define ERRCHPHPRIFR3G_RLMS_A_RLMSAD_ADDR   0x14ADU

◆ ERRCHPHPRIFR3G_RLMS_A_RLMSAD_MASK

#define ERRCHPHPRIFR3G_RLMS_A_RLMSAD_MASK   0x7FU

◆ ERRCHPHPRIFR3G_RLMS_A_RLMSAD_POS

#define ERRCHPHPRIFR3G_RLMS_A_RLMSAD_POS   0U

◆ ERRCHPHPRIFR3G_RLMS_B_RLMSAD_ADDR

#define ERRCHPHPRIFR3G_RLMS_B_RLMSAD_ADDR   0x15ADU

◆ ERRCHPHPRIFR3G_RLMS_B_RLMSAD_MASK

#define ERRCHPHPRIFR3G_RLMS_B_RLMSAD_MASK   0x7FU

◆ ERRCHPHPRIFR3G_RLMS_B_RLMSAD_POS

#define ERRCHPHPRIFR3G_RLMS_B_RLMSAD_POS   0U

◆ ERRCHPHPRIFR6G_RLMS_A_RLMS3F_ADDR

#define ERRCHPHPRIFR6G_RLMS_A_RLMS3F_ADDR   0x143FU

◆ ERRCHPHPRIFR6G_RLMS_A_RLMS3F_MASK

#define ERRCHPHPRIFR6G_RLMS_A_RLMS3F_MASK   0x7FU

◆ ERRCHPHPRIFR6G_RLMS_A_RLMS3F_POS

#define ERRCHPHPRIFR6G_RLMS_A_RLMS3F_POS   0U

◆ ERRCHPHPRIFR6G_RLMS_B_RLMS3F_ADDR

#define ERRCHPHPRIFR6G_RLMS_B_RLMS3F_ADDR   0x153FU

◆ ERRCHPHPRIFR6G_RLMS_B_RLMS3F_MASK

#define ERRCHPHPRIFR6G_RLMS_B_RLMS3F_MASK   0x7FU

◆ ERRCHPHPRIFR6G_RLMS_B_RLMS3F_POS

#define ERRCHPHPRIFR6G_RLMS_B_RLMS3F_POS   0U

◆ ERRCHPHPRITAFR6G_RLMS_A_RLMS3F_ADDR

#define ERRCHPHPRITAFR6G_RLMS_A_RLMS3F_ADDR   0x143FU

◆ ERRCHPHPRITAFR6G_RLMS_A_RLMS3F_MASK

#define ERRCHPHPRITAFR6G_RLMS_A_RLMS3F_MASK   0x80U

◆ ERRCHPHPRITAFR6G_RLMS_A_RLMS3F_POS

#define ERRCHPHPRITAFR6G_RLMS_A_RLMS3F_POS   7U

◆ ERRCHPHPRITAFR6G_RLMS_B_RLMS3F_ADDR

#define ERRCHPHPRITAFR6G_RLMS_B_RLMS3F_ADDR   0x153FU

◆ ERRCHPHPRITAFR6G_RLMS_B_RLMS3F_MASK

#define ERRCHPHPRITAFR6G_RLMS_B_RLMS3F_MASK   0x80U

◆ ERRCHPHPRITAFR6G_RLMS_B_RLMS3F_POS

#define ERRCHPHPRITAFR6G_RLMS_B_RLMS3F_POS   7U

◆ ERRCHPHSECFR3G_RLMS_A_RLMSAC_ADDR

#define ERRCHPHSECFR3G_RLMS_A_RLMSAC_ADDR   0x14ACU

◆ ERRCHPHSECFR3G_RLMS_A_RLMSAC_MASK

#define ERRCHPHSECFR3G_RLMS_A_RLMSAC_MASK   0x7FU

◆ ERRCHPHSECFR3G_RLMS_A_RLMSAC_POS

#define ERRCHPHSECFR3G_RLMS_A_RLMSAC_POS   0U

◆ ERRCHPHSECFR3G_RLMS_B_RLMSAC_ADDR

#define ERRCHPHSECFR3G_RLMS_B_RLMSAC_ADDR   0x15ACU

◆ ERRCHPHSECFR3G_RLMS_B_RLMSAC_MASK

#define ERRCHPHSECFR3G_RLMS_B_RLMSAC_MASK   0x7FU

◆ ERRCHPHSECFR3G_RLMS_B_RLMSAC_POS

#define ERRCHPHSECFR3G_RLMS_B_RLMSAC_POS   0U

◆ ERRCHPHSECFR6G_RLMS_A_RLMS3E_ADDR

#define ERRCHPHSECFR6G_RLMS_A_RLMS3E_ADDR   0x143EU

◆ ERRCHPHSECFR6G_RLMS_A_RLMS3E_MASK

#define ERRCHPHSECFR6G_RLMS_A_RLMS3E_MASK   0x7FU

◆ ERRCHPHSECFR6G_RLMS_A_RLMS3E_POS

#define ERRCHPHSECFR6G_RLMS_A_RLMS3E_POS   0U

◆ ERRCHPHSECFR6G_RLMS_B_RLMS3E_ADDR

#define ERRCHPHSECFR6G_RLMS_B_RLMS3E_ADDR   0x153EU

◆ ERRCHPHSECFR6G_RLMS_B_RLMS3E_MASK

#define ERRCHPHSECFR6G_RLMS_B_RLMS3E_MASK   0x7FU

◆ ERRCHPHSECFR6G_RLMS_B_RLMS3E_POS

#define ERRCHPHSECFR6G_RLMS_B_RLMS3E_POS   0U

◆ ERRCHPHSECTAFR6G_RLMS_A_RLMS3E_ADDR

#define ERRCHPHSECTAFR6G_RLMS_A_RLMS3E_ADDR   0x143EU

◆ ERRCHPHSECTAFR6G_RLMS_A_RLMS3E_MASK

#define ERRCHPHSECTAFR6G_RLMS_A_RLMS3E_MASK   0x80U

◆ ERRCHPHSECTAFR6G_RLMS_A_RLMS3E_POS

#define ERRCHPHSECTAFR6G_RLMS_A_RLMS3E_POS   7U

◆ ERRCHPHSECTAFR6G_RLMS_B_RLMS3E_ADDR

#define ERRCHPHSECTAFR6G_RLMS_B_RLMS3E_ADDR   0x153EU

◆ ERRCHPHSECTAFR6G_RLMS_B_RLMS3E_MASK

#define ERRCHPHSECTAFR6G_RLMS_B_RLMS3E_MASK   0x80U

◆ ERRCHPHSECTAFR6G_RLMS_B_RLMS3E_POS

#define ERRCHPHSECTAFR6G_RLMS_B_RLMS3E_POS   7U

◆ ERRCHPWRUP_RLMS_A_RLMS49_ADDR

#define ERRCHPWRUP_RLMS_A_RLMS49_ADDR   0x1449U

◆ ERRCHPWRUP_RLMS_A_RLMS49_MASK

#define ERRCHPWRUP_RLMS_A_RLMS49_MASK   0x04U

◆ ERRCHPWRUP_RLMS_A_RLMS49_POS

#define ERRCHPWRUP_RLMS_A_RLMS49_POS   2U

◆ ERRCHPWRUP_RLMS_B_RLMS49_ADDR

#define ERRCHPWRUP_RLMS_B_RLMS49_ADDR   0x1549U

◆ ERRCHPWRUP_RLMS_B_RLMS49_MASK

#define ERRCHPWRUP_RLMS_B_RLMS49_MASK   0x04U

◆ ERRCHPWRUP_RLMS_B_RLMS49_POS

#define ERRCHPWRUP_RLMS_B_RLMS49_POS   2U

◆ ERRG_BURST_GMSL_B_TX2_ADDR

#define ERRG_BURST_GMSL_B_TX2_ADDR   0x502AU

◆ ERRG_BURST_GMSL_B_TX2_MASK

#define ERRG_BURST_GMSL_B_TX2_MASK   0x0EU

◆ ERRG_BURST_GMSL_B_TX2_POS

#define ERRG_BURST_GMSL_B_TX2_POS   1U

◆ ERRG_BURST_GMSL_TX2_ADDR

#define ERRG_BURST_GMSL_TX2_ADDR   0x2AU

◆ ERRG_BURST_GMSL_TX2_MASK

#define ERRG_BURST_GMSL_TX2_MASK   0x0EU

◆ ERRG_BURST_GMSL_TX2_POS

#define ERRG_BURST_GMSL_TX2_POS   1U

◆ ERRG_CNT_GMSL_B_TX2_ADDR

#define ERRG_CNT_GMSL_B_TX2_ADDR   0x502AU

◆ ERRG_CNT_GMSL_B_TX2_MASK

#define ERRG_CNT_GMSL_B_TX2_MASK   0xC0U

◆ ERRG_CNT_GMSL_B_TX2_POS

#define ERRG_CNT_GMSL_B_TX2_POS   6U

◆ ERRG_CNT_GMSL_TX2_ADDR

#define ERRG_CNT_GMSL_TX2_ADDR   0x2AU

◆ ERRG_CNT_GMSL_TX2_MASK

#define ERRG_CNT_GMSL_TX2_MASK   0xC0U

◆ ERRG_CNT_GMSL_TX2_POS

#define ERRG_CNT_GMSL_TX2_POS   6U

◆ ERRG_EN_A_GMSL_TX1_ADDR

#define ERRG_EN_A_GMSL_TX1_ADDR   0x29U

◆ ERRG_EN_A_GMSL_TX1_MASK

#define ERRG_EN_A_GMSL_TX1_MASK   0x10U

◆ ERRG_EN_A_GMSL_TX1_POS

#define ERRG_EN_A_GMSL_TX1_POS   4U

◆ ERRG_EN_B_GMSL_B_TX1_ADDR

#define ERRG_EN_B_GMSL_B_TX1_ADDR   0x5029U

◆ ERRG_EN_B_GMSL_B_TX1_MASK

#define ERRG_EN_B_GMSL_B_TX1_MASK   0x10U

◆ ERRG_EN_B_GMSL_B_TX1_POS

#define ERRG_EN_B_GMSL_B_TX1_POS   4U

◆ ERRG_PER_GMSL_B_TX2_ADDR

#define ERRG_PER_GMSL_B_TX2_ADDR   0x502AU

◆ ERRG_PER_GMSL_B_TX2_MASK

#define ERRG_PER_GMSL_B_TX2_MASK   0x01U

◆ ERRG_PER_GMSL_B_TX2_POS

#define ERRG_PER_GMSL_B_TX2_POS   0U

◆ ERRG_PER_GMSL_TX2_ADDR

#define ERRG_PER_GMSL_TX2_ADDR   0x2AU

◆ ERRG_PER_GMSL_TX2_MASK

#define ERRG_PER_GMSL_TX2_MASK   0x01U

◆ ERRG_PER_GMSL_TX2_POS

#define ERRG_PER_GMSL_TX2_POS   0U

◆ ERRG_RATE_GMSL_B_TX2_ADDR

#define ERRG_RATE_GMSL_B_TX2_ADDR   0x502AU

◆ ERRG_RATE_GMSL_B_TX2_MASK

#define ERRG_RATE_GMSL_B_TX2_MASK   0x30U

◆ ERRG_RATE_GMSL_B_TX2_POS

#define ERRG_RATE_GMSL_B_TX2_POS   4U

◆ ERRG_RATE_GMSL_TX2_ADDR

#define ERRG_RATE_GMSL_TX2_ADDR   0x2AU

◆ ERRG_RATE_GMSL_TX2_MASK

#define ERRG_RATE_GMSL_TX2_MASK   0x30U

◆ ERRG_RATE_GMSL_TX2_POS

#define ERRG_RATE_GMSL_TX2_POS   4U

◆ ERROR_TCTRL_CTRL3_ADDR

#define ERROR_TCTRL_CTRL3_ADDR   0x13U

◆ ERROR_TCTRL_CTRL3_MASK

#define ERROR_TCTRL_CTRL3_MASK   0x04U

◆ ERROR_TCTRL_CTRL3_POS

#define ERROR_TCTRL_CTRL3_POS   2U

◆ FEC_A_INACTIVE_OEN_TCTRL_EXT_INTR13_ADDR

#define FEC_A_INACTIVE_OEN_TCTRL_EXT_INTR13_ADDR   0x5012U

◆ FEC_A_INACTIVE_OEN_TCTRL_EXT_INTR13_MASK

#define FEC_A_INACTIVE_OEN_TCTRL_EXT_INTR13_MASK   0x40U

◆ FEC_A_INACTIVE_OEN_TCTRL_EXT_INTR13_POS

#define FEC_A_INACTIVE_OEN_TCTRL_EXT_INTR13_POS   6U

◆ FEC_A_INACTIVE_TCTRL_EXT_INTR14_ADDR

#define FEC_A_INACTIVE_TCTRL_EXT_INTR14_ADDR   0x5013U

◆ FEC_A_INACTIVE_TCTRL_EXT_INTR14_MASK

#define FEC_A_INACTIVE_TCTRL_EXT_INTR14_MASK   0x40U

◆ FEC_A_INACTIVE_TCTRL_EXT_INTR14_POS

#define FEC_A_INACTIVE_TCTRL_EXT_INTR14_POS   6U

◆ FEC_B_BITS_CORRECTED_0_ADDR

#define FEC_B_BITS_CORRECTED_0_ADDR   0x2124U

◆ FEC_B_BITS_CORRECTED_0_DEFAULT

#define FEC_B_BITS_CORRECTED_0_DEFAULT   0x00U

◆ FEC_B_BITS_CORRECTED_1_ADDR

#define FEC_B_BITS_CORRECTED_1_ADDR   0x2125U

◆ FEC_B_BITS_CORRECTED_1_DEFAULT

#define FEC_B_BITS_CORRECTED_1_DEFAULT   0x00U

◆ FEC_B_BITS_CORRECTED_2_ADDR

#define FEC_B_BITS_CORRECTED_2_ADDR   0x2126U

◆ FEC_B_BITS_CORRECTED_2_DEFAULT

#define FEC_B_BITS_CORRECTED_2_DEFAULT   0x00U

◆ FEC_B_BITS_CORRECTED_3_ADDR

#define FEC_B_BITS_CORRECTED_3_ADDR   0x2127U

◆ FEC_B_BITS_CORRECTED_3_DEFAULT

#define FEC_B_BITS_CORRECTED_3_DEFAULT   0x00U

◆ FEC_B_BLOCKS_PROCESSED_0_ADDR

#define FEC_B_BLOCKS_PROCESSED_0_ADDR   0x2128U

◆ FEC_B_BLOCKS_PROCESSED_0_DEFAULT

#define FEC_B_BLOCKS_PROCESSED_0_DEFAULT   0x00U

◆ FEC_B_BLOCKS_PROCESSED_1_ADDR

#define FEC_B_BLOCKS_PROCESSED_1_ADDR   0x2129U

◆ FEC_B_BLOCKS_PROCESSED_1_DEFAULT

#define FEC_B_BLOCKS_PROCESSED_1_DEFAULT   0x00U

◆ FEC_B_BLOCKS_PROCESSED_2_ADDR

#define FEC_B_BLOCKS_PROCESSED_2_ADDR   0x212AU

◆ FEC_B_BLOCKS_PROCESSED_2_DEFAULT

#define FEC_B_BLOCKS_PROCESSED_2_DEFAULT   0x00U

◆ FEC_B_BLOCKS_PROCESSED_3_ADDR

#define FEC_B_BLOCKS_PROCESSED_3_ADDR   0x212BU

◆ FEC_B_BLOCKS_PROCESSED_3_DEFAULT

#define FEC_B_BLOCKS_PROCESSED_3_DEFAULT   0x00U

◆ FEC_B_BLOCKS_UNCORRECTABLE_0_ADDR

#define FEC_B_BLOCKS_UNCORRECTABLE_0_ADDR   0x2120U

◆ FEC_B_BLOCKS_UNCORRECTABLE_0_DEFAULT

#define FEC_B_BLOCKS_UNCORRECTABLE_0_DEFAULT   0x00U

◆ FEC_B_BLOCKS_UNCORRECTABLE_1_ADDR

#define FEC_B_BLOCKS_UNCORRECTABLE_1_ADDR   0x2121U

◆ FEC_B_BLOCKS_UNCORRECTABLE_1_DEFAULT

#define FEC_B_BLOCKS_UNCORRECTABLE_1_DEFAULT   0x00U

◆ FEC_B_BLOCKS_UNCORRECTABLE_2_ADDR

#define FEC_B_BLOCKS_UNCORRECTABLE_2_ADDR   0x2122U

◆ FEC_B_BLOCKS_UNCORRECTABLE_2_DEFAULT

#define FEC_B_BLOCKS_UNCORRECTABLE_2_DEFAULT   0x00U

◆ FEC_B_BLOCKS_UNCORRECTABLE_3_ADDR

#define FEC_B_BLOCKS_UNCORRECTABLE_3_ADDR   0x2123U

◆ FEC_B_BLOCKS_UNCORRECTABLE_3_DEFAULT

#define FEC_B_BLOCKS_UNCORRECTABLE_3_DEFAULT   0x00U

◆ FEC_B_CLEAR_STATS_ADDR

#define FEC_B_CLEAR_STATS_ADDR   0x2100U

◆ FEC_B_CLEAR_STATS_DEFAULT

#define FEC_B_CLEAR_STATS_DEFAULT   0x00U

◆ FEC_B_CORRECTED_THRESHOLD_0_ADDR

#define FEC_B_CORRECTED_THRESHOLD_0_ADDR   0x2108U

◆ FEC_B_CORRECTED_THRESHOLD_0_DEFAULT

#define FEC_B_CORRECTED_THRESHOLD_0_DEFAULT   0x00U

◆ FEC_B_CORRECTED_THRESHOLD_1_ADDR

#define FEC_B_CORRECTED_THRESHOLD_1_ADDR   0x2109U

◆ FEC_B_CORRECTED_THRESHOLD_1_DEFAULT

#define FEC_B_CORRECTED_THRESHOLD_1_DEFAULT   0x00U

◆ FEC_B_CORRECTED_THRESHOLD_2_ADDR

#define FEC_B_CORRECTED_THRESHOLD_2_ADDR   0x210AU

◆ FEC_B_CORRECTED_THRESHOLD_2_DEFAULT

#define FEC_B_CORRECTED_THRESHOLD_2_DEFAULT   0x00U

◆ FEC_B_CORRECTED_THRESHOLD_3_ADDR

#define FEC_B_CORRECTED_THRESHOLD_3_ADDR   0x210BU

◆ FEC_B_CORRECTED_THRESHOLD_3_DEFAULT

#define FEC_B_CORRECTED_THRESHOLD_3_DEFAULT   0x00U

◆ FEC_B_ERROR_THRESHOLD_0_ADDR

#define FEC_B_ERROR_THRESHOLD_0_ADDR   0x210CU

◆ FEC_B_ERROR_THRESHOLD_0_DEFAULT

#define FEC_B_ERROR_THRESHOLD_0_DEFAULT   0x00U

◆ FEC_B_ERROR_THRESHOLD_1_ADDR

#define FEC_B_ERROR_THRESHOLD_1_ADDR   0x210DU

◆ FEC_B_ERROR_THRESHOLD_1_DEFAULT

#define FEC_B_ERROR_THRESHOLD_1_DEFAULT   0x00U

◆ FEC_B_ERROR_THRESHOLD_2_ADDR

#define FEC_B_ERROR_THRESHOLD_2_ADDR   0x210EU

◆ FEC_B_ERROR_THRESHOLD_2_DEFAULT

#define FEC_B_ERROR_THRESHOLD_2_DEFAULT   0x00U

◆ FEC_B_ERROR_THRESHOLD_3_ADDR

#define FEC_B_ERROR_THRESHOLD_3_ADDR   0x210FU

◆ FEC_B_ERROR_THRESHOLD_3_DEFAULT

#define FEC_B_ERROR_THRESHOLD_3_DEFAULT   0x00U

◆ FEC_B_INACTIVE_OEN_TCTRL_EXT_INTR13_ADDR

#define FEC_B_INACTIVE_OEN_TCTRL_EXT_INTR13_ADDR   0x5012U

◆ FEC_B_INACTIVE_OEN_TCTRL_EXT_INTR13_MASK

#define FEC_B_INACTIVE_OEN_TCTRL_EXT_INTR13_MASK   0x80U

◆ FEC_B_INACTIVE_OEN_TCTRL_EXT_INTR13_POS

#define FEC_B_INACTIVE_OEN_TCTRL_EXT_INTR13_POS   7U

◆ FEC_B_INACTIVE_TCTRL_EXT_INTR14_ADDR

#define FEC_B_INACTIVE_TCTRL_EXT_INTR14_ADDR   0x5013U

◆ FEC_B_INACTIVE_TCTRL_EXT_INTR14_MASK

#define FEC_B_INACTIVE_TCTRL_EXT_INTR14_MASK   0x80U

◆ FEC_B_INACTIVE_TCTRL_EXT_INTR14_POS

#define FEC_B_INACTIVE_TCTRL_EXT_INTR14_POS   7U

◆ FEC_B_STATS_CONTROL_ADDR

#define FEC_B_STATS_CONTROL_ADDR   0x2101U

◆ FEC_B_STATS_CONTROL_DEFAULT

#define FEC_B_STATS_CONTROL_DEFAULT   0x00U

◆ FEC_BITS_CORRECTED_0_ADDR

#define FEC_BITS_CORRECTED_0_ADDR   0x2024U

◆ FEC_BITS_CORRECTED_0_DEFAULT

#define FEC_BITS_CORRECTED_0_DEFAULT   0x00U

◆ FEC_BITS_CORRECTED_1_ADDR

#define FEC_BITS_CORRECTED_1_ADDR   0x2025U

◆ FEC_BITS_CORRECTED_1_DEFAULT

#define FEC_BITS_CORRECTED_1_DEFAULT   0x00U

◆ FEC_BITS_CORRECTED_2_ADDR

#define FEC_BITS_CORRECTED_2_ADDR   0x2026U

◆ FEC_BITS_CORRECTED_2_DEFAULT

#define FEC_BITS_CORRECTED_2_DEFAULT   0x00U

◆ FEC_BITS_CORRECTED_3_ADDR

#define FEC_BITS_CORRECTED_3_ADDR   0x2027U

◆ FEC_BITS_CORRECTED_3_DEFAULT

#define FEC_BITS_CORRECTED_3_DEFAULT   0x00U

◆ FEC_BLOCKS_PROCESSED_0_ADDR

#define FEC_BLOCKS_PROCESSED_0_ADDR   0x2028U

◆ FEC_BLOCKS_PROCESSED_0_DEFAULT

#define FEC_BLOCKS_PROCESSED_0_DEFAULT   0x00U

◆ FEC_BLOCKS_PROCESSED_1_ADDR

#define FEC_BLOCKS_PROCESSED_1_ADDR   0x2029U

◆ FEC_BLOCKS_PROCESSED_1_DEFAULT

#define FEC_BLOCKS_PROCESSED_1_DEFAULT   0x00U

◆ FEC_BLOCKS_PROCESSED_2_ADDR

#define FEC_BLOCKS_PROCESSED_2_ADDR   0x202AU

◆ FEC_BLOCKS_PROCESSED_2_DEFAULT

#define FEC_BLOCKS_PROCESSED_2_DEFAULT   0x00U

◆ FEC_BLOCKS_PROCESSED_3_ADDR

#define FEC_BLOCKS_PROCESSED_3_ADDR   0x202BU

◆ FEC_BLOCKS_PROCESSED_3_DEFAULT

#define FEC_BLOCKS_PROCESSED_3_DEFAULT   0x00U

◆ FEC_BLOCKS_UNCORRECTABLE_0_ADDR

#define FEC_BLOCKS_UNCORRECTABLE_0_ADDR   0x2020U

◆ FEC_BLOCKS_UNCORRECTABLE_0_DEFAULT

#define FEC_BLOCKS_UNCORRECTABLE_0_DEFAULT   0x00U

◆ FEC_BLOCKS_UNCORRECTABLE_1_ADDR

#define FEC_BLOCKS_UNCORRECTABLE_1_ADDR   0x2021U

◆ FEC_BLOCKS_UNCORRECTABLE_1_DEFAULT

#define FEC_BLOCKS_UNCORRECTABLE_1_DEFAULT   0x00U

◆ FEC_BLOCKS_UNCORRECTABLE_2_ADDR

#define FEC_BLOCKS_UNCORRECTABLE_2_ADDR   0x2022U

◆ FEC_BLOCKS_UNCORRECTABLE_2_DEFAULT

#define FEC_BLOCKS_UNCORRECTABLE_2_DEFAULT   0x00U

◆ FEC_BLOCKS_UNCORRECTABLE_3_ADDR

#define FEC_BLOCKS_UNCORRECTABLE_3_ADDR   0x2023U

◆ FEC_BLOCKS_UNCORRECTABLE_3_DEFAULT

#define FEC_BLOCKS_UNCORRECTABLE_3_DEFAULT   0x00U

◆ FEC_CLEAR_STATS_ADDR

#define FEC_CLEAR_STATS_ADDR   0x2000U

◆ FEC_CLEAR_STATS_DEFAULT

#define FEC_CLEAR_STATS_DEFAULT   0x00U

◆ FEC_CORRECTED_THRESHOLD_0_ADDR

#define FEC_CORRECTED_THRESHOLD_0_ADDR   0x2008U

◆ FEC_CORRECTED_THRESHOLD_0_DEFAULT

#define FEC_CORRECTED_THRESHOLD_0_DEFAULT   0x00U

◆ FEC_CORRECTED_THRESHOLD_1_ADDR

#define FEC_CORRECTED_THRESHOLD_1_ADDR   0x2009U

◆ FEC_CORRECTED_THRESHOLD_1_DEFAULT

#define FEC_CORRECTED_THRESHOLD_1_DEFAULT   0x00U

◆ FEC_CORRECTED_THRESHOLD_2_ADDR

#define FEC_CORRECTED_THRESHOLD_2_ADDR   0x200AU

◆ FEC_CORRECTED_THRESHOLD_2_DEFAULT

#define FEC_CORRECTED_THRESHOLD_2_DEFAULT   0x00U

◆ FEC_CORRECTED_THRESHOLD_3_ADDR

#define FEC_CORRECTED_THRESHOLD_3_ADDR   0x200BU

◆ FEC_CORRECTED_THRESHOLD_3_DEFAULT

#define FEC_CORRECTED_THRESHOLD_3_DEFAULT   0x00U

◆ FEC_ERROR_THRESHOLD_0_ADDR

#define FEC_ERROR_THRESHOLD_0_ADDR   0x200CU

◆ FEC_ERROR_THRESHOLD_0_DEFAULT

#define FEC_ERROR_THRESHOLD_0_DEFAULT   0x00U

◆ FEC_ERROR_THRESHOLD_1_ADDR

#define FEC_ERROR_THRESHOLD_1_ADDR   0x200DU

◆ FEC_ERROR_THRESHOLD_1_DEFAULT

#define FEC_ERROR_THRESHOLD_1_DEFAULT   0x00U

◆ FEC_ERROR_THRESHOLD_2_ADDR

#define FEC_ERROR_THRESHOLD_2_ADDR   0x200EU

◆ FEC_ERROR_THRESHOLD_2_DEFAULT

#define FEC_ERROR_THRESHOLD_2_DEFAULT   0x00U

◆ FEC_ERROR_THRESHOLD_3_ADDR

#define FEC_ERROR_THRESHOLD_3_ADDR   0x200FU

◆ FEC_ERROR_THRESHOLD_3_DEFAULT

#define FEC_ERROR_THRESHOLD_3_DEFAULT   0x00U

◆ FEC_RX_ERR_FLAG_B_TCTRL_EXT_INTR11_ADDR

#define FEC_RX_ERR_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U

◆ FEC_RX_ERR_FLAG_B_TCTRL_EXT_INTR11_MASK

#define FEC_RX_ERR_FLAG_B_TCTRL_EXT_INTR11_MASK   0x20U

◆ FEC_RX_ERR_FLAG_B_TCTRL_EXT_INTR11_POS

#define FEC_RX_ERR_FLAG_B_TCTRL_EXT_INTR11_POS   5U

◆ FEC_RX_ERR_FLAG_TCTRL_INTR5_ADDR

#define FEC_RX_ERR_FLAG_TCTRL_INTR5_ADDR   0x1DU

◆ FEC_RX_ERR_FLAG_TCTRL_INTR5_MASK

#define FEC_RX_ERR_FLAG_TCTRL_INTR5_MASK   0x20U

◆ FEC_RX_ERR_FLAG_TCTRL_INTR5_POS

#define FEC_RX_ERR_FLAG_TCTRL_INTR5_POS   5U

◆ FEC_RX_ERR_OEN_B_TCTRL_EXT_INTR10_ADDR

#define FEC_RX_ERR_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U

◆ FEC_RX_ERR_OEN_B_TCTRL_EXT_INTR10_MASK

#define FEC_RX_ERR_OEN_B_TCTRL_EXT_INTR10_MASK   0x20U

◆ FEC_RX_ERR_OEN_B_TCTRL_EXT_INTR10_POS

#define FEC_RX_ERR_OEN_B_TCTRL_EXT_INTR10_POS   5U

◆ FEC_RX_ERR_OEN_TCTRL_INTR4_ADDR

#define FEC_RX_ERR_OEN_TCTRL_INTR4_ADDR   0x1CU

◆ FEC_RX_ERR_OEN_TCTRL_INTR4_MASK

#define FEC_RX_ERR_OEN_TCTRL_INTR4_MASK   0x20U

◆ FEC_RX_ERR_OEN_TCTRL_INTR4_POS

#define FEC_RX_ERR_OEN_TCTRL_INTR4_POS   5U

◆ FEC_STATS_CONTROL_ADDR

#define FEC_STATS_CONTROL_ADDR   0x2001U

◆ FEC_STATS_CONTROL_DEFAULT

#define FEC_STATS_CONTROL_DEFAULT   0x00U

◆ FORCE_CSI_OUT_EN_MIPI_PHY_MIPI_PHY0_ADDR

#define FORCE_CSI_OUT_EN_MIPI_PHY_MIPI_PHY0_ADDR   0x330U

◆ FORCE_CSI_OUT_EN_MIPI_PHY_MIPI_PHY0_MASK

#define FORCE_CSI_OUT_EN_MIPI_PHY_MIPI_PHY0_MASK   0x80U

◆ FORCE_CSI_OUT_EN_MIPI_PHY_MIPI_PHY0_POS

#define FORCE_CSI_OUT_EN_MIPI_PHY_MIPI_PHY0_POS   7U

◆ FRM_DIFF_ERR_THR_H_FSYNC_FSYNC_9_ADDR

#define FRM_DIFF_ERR_THR_H_FSYNC_FSYNC_9_ADDR   0x3E9U

◆ FRM_DIFF_ERR_THR_H_FSYNC_FSYNC_9_MASK

#define FRM_DIFF_ERR_THR_H_FSYNC_FSYNC_9_MASK   0x1FU

◆ FRM_DIFF_ERR_THR_H_FSYNC_FSYNC_9_POS

#define FRM_DIFF_ERR_THR_H_FSYNC_FSYNC_9_POS   0U

◆ FRM_DIFF_ERR_THR_L_FSYNC_FSYNC_8_ADDR

#define FRM_DIFF_ERR_THR_L_FSYNC_FSYNC_8_ADDR   0x3E8U

◆ FRM_DIFF_ERR_THR_L_FSYNC_FSYNC_8_MASK

#define FRM_DIFF_ERR_THR_L_FSYNC_FSYNC_8_MASK   0xFFU

◆ FRM_DIFF_ERR_THR_L_FSYNC_FSYNC_8_POS

#define FRM_DIFF_ERR_THR_L_FSYNC_FSYNC_8_POS   0U

◆ FRM_DIFF_H_FSYNC_FSYNC_22_ADDR

#define FRM_DIFF_H_FSYNC_FSYNC_22_ADDR   0x3F6U

◆ FRM_DIFF_H_FSYNC_FSYNC_22_MASK

#define FRM_DIFF_H_FSYNC_FSYNC_22_MASK   0x3FU

◆ FRM_DIFF_H_FSYNC_FSYNC_22_POS

#define FRM_DIFF_H_FSYNC_FSYNC_22_POS   0U

◆ FRM_DIFF_L_FSYNC_FSYNC_21_ADDR

#define FRM_DIFF_L_FSYNC_FSYNC_21_ADDR   0x3F5U

◆ FRM_DIFF_L_FSYNC_FSYNC_21_MASK

#define FRM_DIFF_L_FSYNC_FSYNC_21_MASK   0xFFU

◆ FRM_DIFF_L_FSYNC_FSYNC_21_POS

#define FRM_DIFF_L_FSYNC_FSYNC_21_POS   0U

◆ FS_EN_Y_FSYNC_FSYNC_15_ADDR

#define FS_EN_Y_FSYNC_FSYNC_15_ADDR   0x3EFU

◆ FS_EN_Y_FSYNC_FSYNC_15_MASK

#define FS_EN_Y_FSYNC_FSYNC_15_MASK   0x02U

◆ FS_EN_Y_FSYNC_FSYNC_15_POS

#define FS_EN_Y_FSYNC_FSYNC_15_POS   1U

◆ FS_EN_Z_FSYNC_FSYNC_15_ADDR

#define FS_EN_Z_FSYNC_FSYNC_15_ADDR   0x3EFU

◆ FS_EN_Z_FSYNC_FSYNC_15_MASK

#define FS_EN_Z_FSYNC_FSYNC_15_MASK   0x04U

◆ FS_EN_Z_FSYNC_FSYNC_15_POS

#define FS_EN_Z_FSYNC_FSYNC_15_POS   2U

◆ FS_GPIO_TYPE_FSYNC_FSYNC_15_ADDR

#define FS_GPIO_TYPE_FSYNC_FSYNC_15_ADDR   0x3EFU

◆ FS_GPIO_TYPE_FSYNC_FSYNC_15_MASK

#define FS_GPIO_TYPE_FSYNC_FSYNC_15_MASK   0x80U

◆ FS_GPIO_TYPE_FSYNC_FSYNC_15_POS

#define FS_GPIO_TYPE_FSYNC_FSYNC_15_POS   7U

◆ FS_USE_XTAL_FSYNC_FSYNC_15_ADDR

#define FS_USE_XTAL_FSYNC_FSYNC_15_ADDR   0x3EFU

◆ FS_USE_XTAL_FSYNC_FSYNC_15_MASK

#define FS_USE_XTAL_FSYNC_FSYNC_15_MASK   0x40U

◆ FS_USE_XTAL_FSYNC_FSYNC_15_POS

#define FS_USE_XTAL_FSYNC_FSYNC_15_POS   6U

◆ FSYNC_ERR_CNT_FSYNC_FSYNC_16_ADDR

#define FSYNC_ERR_CNT_FSYNC_FSYNC_16_ADDR   0x3F0U

◆ FSYNC_ERR_CNT_FSYNC_FSYNC_16_MASK

#define FSYNC_ERR_CNT_FSYNC_FSYNC_16_MASK   0xFFU

◆ FSYNC_ERR_CNT_FSYNC_FSYNC_16_POS

#define FSYNC_ERR_CNT_FSYNC_FSYNC_16_POS   0U

◆ FSYNC_ERR_FLAG_TCTRL_INTR7_ADDR

#define FSYNC_ERR_FLAG_TCTRL_INTR7_ADDR   0x1FU

◆ FSYNC_ERR_FLAG_TCTRL_INTR7_MASK

#define FSYNC_ERR_FLAG_TCTRL_INTR7_MASK   0x10U

◆ FSYNC_ERR_FLAG_TCTRL_INTR7_POS

#define FSYNC_ERR_FLAG_TCTRL_INTR7_POS   4U

◆ FSYNC_ERR_OEN_TCTRL_INTR6_ADDR

#define FSYNC_ERR_OEN_TCTRL_INTR6_ADDR   0x1EU

◆ FSYNC_ERR_OEN_TCTRL_INTR6_MASK

#define FSYNC_ERR_OEN_TCTRL_INTR6_MASK   0x10U

◆ FSYNC_ERR_OEN_TCTRL_INTR6_POS

#define FSYNC_ERR_OEN_TCTRL_INTR6_POS   4U

◆ FSYNC_ERR_THR_FSYNC_FSYNC_17_ADDR

#define FSYNC_ERR_THR_FSYNC_FSYNC_17_ADDR   0x3F1U

◆ FSYNC_ERR_THR_FSYNC_FSYNC_17_MASK

#define FSYNC_ERR_THR_FSYNC_FSYNC_17_MASK   0x07U

◆ FSYNC_ERR_THR_FSYNC_FSYNC_17_POS

#define FSYNC_ERR_THR_FSYNC_FSYNC_17_POS   0U

◆ FSYNC_FSYNC_0_ADDR

#define FSYNC_FSYNC_0_ADDR   0x3E0U

◆ FSYNC_FSYNC_0_DEFAULT

#define FSYNC_FSYNC_0_DEFAULT   0x0EU

◆ FSYNC_FSYNC_10_ADDR

#define FSYNC_FSYNC_10_ADDR   0x3EAU

◆ FSYNC_FSYNC_10_DEFAULT

#define FSYNC_FSYNC_10_DEFAULT   0x00U

◆ FSYNC_FSYNC_11_ADDR

#define FSYNC_FSYNC_11_ADDR   0x3EBU

◆ FSYNC_FSYNC_11_DEFAULT

#define FSYNC_FSYNC_11_DEFAULT   0x00U

◆ FSYNC_FSYNC_15_ADDR

#define FSYNC_FSYNC_15_ADDR   0x3EFU

◆ FSYNC_FSYNC_15_DEFAULT

#define FSYNC_FSYNC_15_DEFAULT   0x96U

◆ FSYNC_FSYNC_16_ADDR

#define FSYNC_FSYNC_16_ADDR   0x3F0U

◆ FSYNC_FSYNC_16_DEFAULT

#define FSYNC_FSYNC_16_DEFAULT   0x00U

◆ FSYNC_FSYNC_17_ADDR

#define FSYNC_FSYNC_17_ADDR   0x3F1U

◆ FSYNC_FSYNC_17_DEFAULT

#define FSYNC_FSYNC_17_DEFAULT   0xF0U

◆ FSYNC_FSYNC_18_ADDR

#define FSYNC_FSYNC_18_ADDR   0x3F2U

◆ FSYNC_FSYNC_18_DEFAULT

#define FSYNC_FSYNC_18_DEFAULT   0x00U

◆ FSYNC_FSYNC_19_ADDR

#define FSYNC_FSYNC_19_ADDR   0x3F3U

◆ FSYNC_FSYNC_19_DEFAULT

#define FSYNC_FSYNC_19_DEFAULT   0x00U

◆ FSYNC_FSYNC_1_ADDR

#define FSYNC_FSYNC_1_ADDR   0x3E1U

◆ FSYNC_FSYNC_1_DEFAULT

#define FSYNC_FSYNC_1_DEFAULT   0x00U

◆ FSYNC_FSYNC_20_ADDR

#define FSYNC_FSYNC_20_ADDR   0x3F4U

◆ FSYNC_FSYNC_20_DEFAULT

#define FSYNC_FSYNC_20_DEFAULT   0x00U

◆ FSYNC_FSYNC_21_ADDR

#define FSYNC_FSYNC_21_ADDR   0x3F5U

◆ FSYNC_FSYNC_21_DEFAULT

#define FSYNC_FSYNC_21_DEFAULT   0x00U

◆ FSYNC_FSYNC_22_ADDR

#define FSYNC_FSYNC_22_ADDR   0x3F6U

◆ FSYNC_FSYNC_22_DEFAULT

#define FSYNC_FSYNC_22_DEFAULT   0x00U

◆ FSYNC_FSYNC_23_ADDR

#define FSYNC_FSYNC_23_ADDR   0x3F7U

◆ FSYNC_FSYNC_23_DEFAULT

#define FSYNC_FSYNC_23_DEFAULT   0x00U

◆ FSYNC_FSYNC_2_ADDR

#define FSYNC_FSYNC_2_ADDR   0x3E2U

◆ FSYNC_FSYNC_2_DEFAULT

#define FSYNC_FSYNC_2_DEFAULT   0x81U

◆ FSYNC_FSYNC_3_ADDR

#define FSYNC_FSYNC_3_ADDR   0x3E3U

◆ FSYNC_FSYNC_3_DEFAULT

#define FSYNC_FSYNC_3_DEFAULT   0x00U

◆ FSYNC_FSYNC_4_ADDR

#define FSYNC_FSYNC_4_ADDR   0x3E4U

◆ FSYNC_FSYNC_4_DEFAULT

#define FSYNC_FSYNC_4_DEFAULT   0x00U

◆ FSYNC_FSYNC_5_ADDR

#define FSYNC_FSYNC_5_ADDR   0x3E5U

◆ FSYNC_FSYNC_5_DEFAULT

#define FSYNC_FSYNC_5_DEFAULT   0x00U

◆ FSYNC_FSYNC_6_ADDR

#define FSYNC_FSYNC_6_ADDR   0x3E6U

◆ FSYNC_FSYNC_6_DEFAULT

#define FSYNC_FSYNC_6_DEFAULT   0x00U

◆ FSYNC_FSYNC_7_ADDR

#define FSYNC_FSYNC_7_ADDR   0x3E7U

◆ FSYNC_FSYNC_7_DEFAULT

#define FSYNC_FSYNC_7_DEFAULT   0x00U

◆ FSYNC_FSYNC_8_ADDR

#define FSYNC_FSYNC_8_ADDR   0x3E8U

◆ FSYNC_FSYNC_8_DEFAULT

#define FSYNC_FSYNC_8_DEFAULT   0x00U

◆ FSYNC_FSYNC_9_ADDR

#define FSYNC_FSYNC_9_ADDR   0x3E9U

◆ FSYNC_FSYNC_9_DEFAULT

#define FSYNC_FSYNC_9_DEFAULT   0x0FU

◆ FSYNC_LOCKED_FSYNC_FSYNC_22_ADDR

#define FSYNC_LOCKED_FSYNC_FSYNC_22_ADDR   0x3F6U

◆ FSYNC_LOCKED_FSYNC_FSYNC_22_MASK

#define FSYNC_LOCKED_FSYNC_FSYNC_22_MASK   0x40U

◆ FSYNC_LOCKED_FSYNC_FSYNC_22_POS

#define FSYNC_LOCKED_FSYNC_FSYNC_22_POS   6U

◆ FSYNC_LOSS_OF_LOCK_FSYNC_FSYNC_22_ADDR

#define FSYNC_LOSS_OF_LOCK_FSYNC_FSYNC_22_ADDR   0x3F6U

◆ FSYNC_LOSS_OF_LOCK_FSYNC_FSYNC_22_MASK

#define FSYNC_LOSS_OF_LOCK_FSYNC_FSYNC_22_MASK   0x80U

◆ FSYNC_LOSS_OF_LOCK_FSYNC_FSYNC_22_POS

#define FSYNC_LOSS_OF_LOCK_FSYNC_FSYNC_22_POS   7U

◆ FSYNC_METH_FSYNC_FSYNC_0_ADDR

#define FSYNC_METH_FSYNC_FSYNC_0_ADDR   0x3E0U

◆ FSYNC_METH_FSYNC_FSYNC_0_MASK

#define FSYNC_METH_FSYNC_FSYNC_0_MASK   0x03U

◆ FSYNC_METH_FSYNC_FSYNC_0_POS

#define FSYNC_METH_FSYNC_FSYNC_0_POS   0U

◆ FSYNC_MODE_FSYNC_FSYNC_0_ADDR

#define FSYNC_MODE_FSYNC_FSYNC_0_ADDR   0x3E0U

◆ FSYNC_MODE_FSYNC_FSYNC_0_MASK

#define FSYNC_MODE_FSYNC_FSYNC_0_MASK   0x0CU

◆ FSYNC_MODE_FSYNC_FSYNC_0_POS

#define FSYNC_MODE_FSYNC_FSYNC_0_POS   2U

◆ FSYNC_OUT_PIN_FSYNC_FSYNC_0_ADDR

#define FSYNC_OUT_PIN_FSYNC_FSYNC_0_ADDR   0x3E0U

◆ FSYNC_OUT_PIN_FSYNC_FSYNC_0_MASK

#define FSYNC_OUT_PIN_FSYNC_FSYNC_0_MASK   0x20U

◆ FSYNC_OUT_PIN_FSYNC_FSYNC_0_POS

#define FSYNC_OUT_PIN_FSYNC_FSYNC_0_POS   5U

◆ FSYNC_OVR_Y_FSYNC_FSYNC_23_ADDR

#define FSYNC_OVR_Y_FSYNC_FSYNC_23_ADDR   0x3F7U

◆ FSYNC_OVR_Y_FSYNC_FSYNC_23_MASK

#define FSYNC_OVR_Y_FSYNC_FSYNC_23_MASK   0x02U

◆ FSYNC_OVR_Y_FSYNC_FSYNC_23_POS

#define FSYNC_OVR_Y_FSYNC_FSYNC_23_POS   1U

◆ FSYNC_OVR_Z_FSYNC_FSYNC_23_ADDR

#define FSYNC_OVR_Z_FSYNC_FSYNC_23_ADDR   0x3F7U

◆ FSYNC_OVR_Z_FSYNC_FSYNC_23_MASK

#define FSYNC_OVR_Z_FSYNC_FSYNC_23_MASK   0x04U

◆ FSYNC_OVR_Z_FSYNC_FSYNC_23_POS

#define FSYNC_OVR_Z_FSYNC_FSYNC_23_POS   2U

◆ FSYNC_PER_DIV_FSYNC_FSYNC_1_ADDR

#define FSYNC_PER_DIV_FSYNC_FSYNC_1_ADDR   0x3E1U

◆ FSYNC_PER_DIV_FSYNC_FSYNC_1_MASK

#define FSYNC_PER_DIV_FSYNC_FSYNC_1_MASK   0x0FU

◆ FSYNC_PER_DIV_FSYNC_FSYNC_1_POS

#define FSYNC_PER_DIV_FSYNC_FSYNC_1_POS   0U

◆ FSYNC_PERIOD_H_FSYNC_FSYNC_7_ADDR

#define FSYNC_PERIOD_H_FSYNC_FSYNC_7_ADDR   0x3E7U

◆ FSYNC_PERIOD_H_FSYNC_FSYNC_7_MASK

#define FSYNC_PERIOD_H_FSYNC_FSYNC_7_MASK   0xFFU

◆ FSYNC_PERIOD_H_FSYNC_FSYNC_7_POS

#define FSYNC_PERIOD_H_FSYNC_FSYNC_7_POS   0U

◆ FSYNC_PERIOD_L_FSYNC_FSYNC_5_ADDR

#define FSYNC_PERIOD_L_FSYNC_FSYNC_5_ADDR   0x3E5U

◆ FSYNC_PERIOD_L_FSYNC_FSYNC_5_MASK

#define FSYNC_PERIOD_L_FSYNC_FSYNC_5_MASK   0xFFU

◆ FSYNC_PERIOD_L_FSYNC_FSYNC_5_POS

#define FSYNC_PERIOD_L_FSYNC_FSYNC_5_POS   0U

◆ FSYNC_PERIOD_M_FSYNC_FSYNC_6_ADDR

#define FSYNC_PERIOD_M_FSYNC_FSYNC_6_ADDR   0x3E6U

◆ FSYNC_PERIOD_M_FSYNC_FSYNC_6_MASK

#define FSYNC_PERIOD_M_FSYNC_FSYNC_6_MASK   0xFFU

◆ FSYNC_PERIOD_M_FSYNC_FSYNC_6_POS

#define FSYNC_PERIOD_M_FSYNC_FSYNC_6_POS   0U

◆ FSYNC_TX_ID_FSYNC_FSYNC_17_ADDR

#define FSYNC_TX_ID_FSYNC_FSYNC_17_ADDR   0x3F1U

◆ FSYNC_TX_ID_FSYNC_FSYNC_17_MASK

#define FSYNC_TX_ID_FSYNC_FSYNC_17_MASK   0xF8U

◆ FSYNC_TX_ID_FSYNC_FSYNC_17_POS

#define FSYNC_TX_ID_FSYNC_FSYNC_17_POS   3U

◆ FULL_SCK_SETUP_SPI_SPI_2_ADDR

#define FULL_SCK_SETUP_SPI_SPI_2_ADDR   0x172U

◆ FULL_SCK_SETUP_SPI_SPI_2_MASK

#define FULL_SCK_SETUP_SPI_SPI_2_MASK   0x10U

◆ FULL_SCK_SETUP_SPI_SPI_2_POS

#define FULL_SCK_SETUP_SPI_SPI_2_POS   4U

◆ FUNC_SAFE_CC_RTTN_ERR_ADDR

#define FUNC_SAFE_CC_RTTN_ERR_ADDR   0x304FU

◆ FUNC_SAFE_CC_RTTN_ERR_DEFAULT

#define FUNC_SAFE_CC_RTTN_ERR_DEFAULT   0x00U

◆ FUNC_SAFE_FS_INTR0_ADDR

#define FUNC_SAFE_FS_INTR0_ADDR   0x3010U

◆ FUNC_SAFE_FS_INTR0_DEFAULT

#define FUNC_SAFE_FS_INTR0_DEFAULT   0xE2U

◆ FUNC_SAFE_FS_INTR1_ADDR

#define FUNC_SAFE_FS_INTR1_ADDR   0x3011U

◆ FUNC_SAFE_FS_INTR1_DEFAULT

#define FUNC_SAFE_FS_INTR1_DEFAULT   0x00U

◆ FUNC_SAFE_I2C_UART_CRC0_ADDR

#define FUNC_SAFE_I2C_UART_CRC0_ADDR   0x3008U

◆ FUNC_SAFE_I2C_UART_CRC0_DEFAULT

#define FUNC_SAFE_I2C_UART_CRC0_DEFAULT   0x00U

◆ FUNC_SAFE_I2C_UART_CRC1_ADDR

#define FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U

◆ FUNC_SAFE_I2C_UART_CRC1_DEFAULT

#define FUNC_SAFE_I2C_UART_CRC1_DEFAULT   0x00U

◆ FUNC_SAFE_I2C_UART_CRC2_ADDR

#define FUNC_SAFE_I2C_UART_CRC2_ADDR   0x300AU

◆ FUNC_SAFE_I2C_UART_CRC2_DEFAULT

#define FUNC_SAFE_I2C_UART_CRC2_DEFAULT   0x00U

◆ FUNC_SAFE_I2C_UART_CRC3_ADDR

#define FUNC_SAFE_I2C_UART_CRC3_ADDR   0x300BU

◆ FUNC_SAFE_I2C_UART_CRC3_DEFAULT

#define FUNC_SAFE_I2C_UART_CRC3_DEFAULT   0x00U

◆ FUNC_SAFE_I2C_UART_CRC4_ADDR

#define FUNC_SAFE_I2C_UART_CRC4_ADDR   0x300CU

◆ FUNC_SAFE_I2C_UART_CRC4_DEFAULT

#define FUNC_SAFE_I2C_UART_CRC4_DEFAULT   0x00U

◆ FUNC_SAFE_I2C_UART_CRC5_ADDR

#define FUNC_SAFE_I2C_UART_CRC5_ADDR   0x300DU

◆ FUNC_SAFE_I2C_UART_CRC5_DEFAULT

#define FUNC_SAFE_I2C_UART_CRC5_DEFAULT   0x00U

◆ FUNC_SAFE_I2C_UART_CRC6_ADDR

#define FUNC_SAFE_I2C_UART_CRC6_ADDR   0x300EU

◆ FUNC_SAFE_I2C_UART_CRC6_DEFAULT

#define FUNC_SAFE_I2C_UART_CRC6_DEFAULT   0x00U

◆ FUNC_SAFE_I2C_UART_CRC7_ADDR

#define FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU

◆ FUNC_SAFE_I2C_UART_CRC7_DEFAULT

#define FUNC_SAFE_I2C_UART_CRC7_DEFAULT   0x06U

◆ FUNC_SAFE_MEM_ECC0_ADDR

#define FUNC_SAFE_MEM_ECC0_ADDR   0x3016U

◆ FUNC_SAFE_MEM_ECC0_DEFAULT

#define FUNC_SAFE_MEM_ECC0_DEFAULT   0x00U

◆ FUNC_SAFE_MEM_ECC1_ADDR

#define FUNC_SAFE_MEM_ECC1_ADDR   0x3017U

◆ FUNC_SAFE_MEM_ECC1_DEFAULT

#define FUNC_SAFE_MEM_ECC1_DEFAULT   0x00U

◆ FUNC_SAFE_MEM_ECC2_ADDR

#define FUNC_SAFE_MEM_ECC2_ADDR   0x3018U

◆ FUNC_SAFE_MEM_ECC2_DEFAULT

#define FUNC_SAFE_MEM_ECC2_DEFAULT   0x00U

◆ FUNC_SAFE_REG_POST0_ADDR

#define FUNC_SAFE_REG_POST0_ADDR   0x3020U

◆ FUNC_SAFE_REG_POST0_DEFAULT

#define FUNC_SAFE_REG_POST0_DEFAULT   0x00U

◆ FUNC_SAFE_REGCRC0_ADDR

#define FUNC_SAFE_REGCRC0_ADDR   0x3000U

◆ FUNC_SAFE_REGCRC0_DEFAULT

#define FUNC_SAFE_REGCRC0_DEFAULT   0x00U

◆ FUNC_SAFE_REGCRC10_ADDR

#define FUNC_SAFE_REGCRC10_ADDR   0x3032U

◆ FUNC_SAFE_REGCRC10_DEFAULT

#define FUNC_SAFE_REGCRC10_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC11_ADDR

#define FUNC_SAFE_REGCRC11_ADDR   0x3033U

◆ FUNC_SAFE_REGCRC11_DEFAULT

#define FUNC_SAFE_REGCRC11_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC12_ADDR

#define FUNC_SAFE_REGCRC12_ADDR   0x3034U

◆ FUNC_SAFE_REGCRC12_DEFAULT

#define FUNC_SAFE_REGCRC12_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC13_ADDR

#define FUNC_SAFE_REGCRC13_ADDR   0x3035U

◆ FUNC_SAFE_REGCRC13_DEFAULT

#define FUNC_SAFE_REGCRC13_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC14_ADDR

#define FUNC_SAFE_REGCRC14_ADDR   0x3036U

◆ FUNC_SAFE_REGCRC14_DEFAULT

#define FUNC_SAFE_REGCRC14_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC15_ADDR

#define FUNC_SAFE_REGCRC15_ADDR   0x3037U

◆ FUNC_SAFE_REGCRC15_DEFAULT

#define FUNC_SAFE_REGCRC15_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC16_ADDR

#define FUNC_SAFE_REGCRC16_ADDR   0x3038U

◆ FUNC_SAFE_REGCRC16_DEFAULT

#define FUNC_SAFE_REGCRC16_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC17_ADDR

#define FUNC_SAFE_REGCRC17_ADDR   0x3039U

◆ FUNC_SAFE_REGCRC17_DEFAULT

#define FUNC_SAFE_REGCRC17_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC18_ADDR

#define FUNC_SAFE_REGCRC18_ADDR   0x303AU

◆ FUNC_SAFE_REGCRC18_DEFAULT

#define FUNC_SAFE_REGCRC18_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC19_ADDR

#define FUNC_SAFE_REGCRC19_ADDR   0x303BU

◆ FUNC_SAFE_REGCRC19_DEFAULT

#define FUNC_SAFE_REGCRC19_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC1_ADDR

#define FUNC_SAFE_REGCRC1_ADDR   0x3001U

◆ FUNC_SAFE_REGCRC1_DEFAULT

#define FUNC_SAFE_REGCRC1_DEFAULT   0x00U

◆ FUNC_SAFE_REGCRC20_ADDR

#define FUNC_SAFE_REGCRC20_ADDR   0x303CU

◆ FUNC_SAFE_REGCRC20_DEFAULT

#define FUNC_SAFE_REGCRC20_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC21_ADDR

#define FUNC_SAFE_REGCRC21_ADDR   0x303DU

◆ FUNC_SAFE_REGCRC21_DEFAULT

#define FUNC_SAFE_REGCRC21_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC22_ADDR

#define FUNC_SAFE_REGCRC22_ADDR   0x303EU

◆ FUNC_SAFE_REGCRC22_DEFAULT

#define FUNC_SAFE_REGCRC22_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC23_ADDR

#define FUNC_SAFE_REGCRC23_ADDR   0x303FU

◆ FUNC_SAFE_REGCRC23_DEFAULT

#define FUNC_SAFE_REGCRC23_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC2_ADDR

#define FUNC_SAFE_REGCRC2_ADDR   0x3002U

◆ FUNC_SAFE_REGCRC2_DEFAULT

#define FUNC_SAFE_REGCRC2_DEFAULT   0x00U

◆ FUNC_SAFE_REGCRC3_ADDR

#define FUNC_SAFE_REGCRC3_ADDR   0x3003U

◆ FUNC_SAFE_REGCRC3_DEFAULT

#define FUNC_SAFE_REGCRC3_DEFAULT   0x00U

◆ FUNC_SAFE_REGCRC8_ADDR

#define FUNC_SAFE_REGCRC8_ADDR   0x3030U

◆ FUNC_SAFE_REGCRC8_DEFAULT

#define FUNC_SAFE_REGCRC8_DEFAULT   0xFFU

◆ FUNC_SAFE_REGCRC9_ADDR

#define FUNC_SAFE_REGCRC9_ADDR   0x3031U

◆ FUNC_SAFE_REGCRC9_DEFAULT

#define FUNC_SAFE_REGCRC9_DEFAULT   0xFFU

◆ FW_PHY_CTRL_RLMS_A_RLMSA8_ADDR

#define FW_PHY_CTRL_RLMS_A_RLMSA8_ADDR   0x14A8U

◆ FW_PHY_CTRL_RLMS_A_RLMSA8_MASK

#define FW_PHY_CTRL_RLMS_A_RLMSA8_MASK   0x80U

◆ FW_PHY_CTRL_RLMS_A_RLMSA8_POS

#define FW_PHY_CTRL_RLMS_A_RLMSA8_POS   7U

◆ FW_PHY_CTRL_RLMS_B_RLMSA8_ADDR

#define FW_PHY_CTRL_RLMS_B_RLMSA8_ADDR   0x15A8U

◆ FW_PHY_CTRL_RLMS_B_RLMSA8_MASK

#define FW_PHY_CTRL_RLMS_B_RLMSA8_MASK   0x80U

◆ FW_PHY_CTRL_RLMS_B_RLMSA8_POS

#define FW_PHY_CTRL_RLMS_B_RLMSA8_POS   7U

◆ FW_PHY_PU_TX_RLMS_A_RLMSA8_ADDR

#define FW_PHY_PU_TX_RLMS_A_RLMSA8_ADDR   0x14A8U

◆ FW_PHY_PU_TX_RLMS_A_RLMSA8_MASK

#define FW_PHY_PU_TX_RLMS_A_RLMSA8_MASK   0x40U

◆ FW_PHY_PU_TX_RLMS_A_RLMSA8_POS

#define FW_PHY_PU_TX_RLMS_A_RLMSA8_POS   6U

◆ FW_PHY_PU_TX_RLMS_B_RLMSA8_ADDR

#define FW_PHY_PU_TX_RLMS_B_RLMSA8_ADDR   0x15A8U

◆ FW_PHY_PU_TX_RLMS_B_RLMSA8_MASK

#define FW_PHY_PU_TX_RLMS_B_RLMSA8_MASK   0x40U

◆ FW_PHY_PU_TX_RLMS_B_RLMSA8_POS

#define FW_PHY_PU_TX_RLMS_B_RLMSA8_POS   6U

◆ FW_PHY_RSTB_RLMS_A_RLMSA8_ADDR

#define FW_PHY_RSTB_RLMS_A_RLMSA8_ADDR   0x14A8U

◆ FW_PHY_RSTB_RLMS_A_RLMSA8_MASK

#define FW_PHY_RSTB_RLMS_A_RLMSA8_MASK   0x20U

◆ FW_PHY_RSTB_RLMS_A_RLMSA8_POS

#define FW_PHY_RSTB_RLMS_A_RLMSA8_POS   5U

◆ FW_PHY_RSTB_RLMS_B_RLMSA8_ADDR

#define FW_PHY_RSTB_RLMS_B_RLMSA8_ADDR   0x15A8U

◆ FW_PHY_RSTB_RLMS_B_RLMSA8_MASK

#define FW_PHY_RSTB_RLMS_B_RLMSA8_MASK   0x20U

◆ FW_PHY_RSTB_RLMS_B_RLMSA8_POS

#define FW_PHY_RSTB_RLMS_B_RLMSA8_POS   5U

◆ FW_REPCAL_RSTB_RLMS_A_RLMSA9_ADDR

#define FW_REPCAL_RSTB_RLMS_A_RLMSA9_ADDR   0x14A9U

◆ FW_REPCAL_RSTB_RLMS_A_RLMSA9_MASK

#define FW_REPCAL_RSTB_RLMS_A_RLMSA9_MASK   0x80U

◆ FW_REPCAL_RSTB_RLMS_A_RLMSA9_POS

#define FW_REPCAL_RSTB_RLMS_A_RLMSA9_POS   7U

◆ FW_REPCAL_RSTB_RLMS_B_RLMSA9_ADDR

#define FW_REPCAL_RSTB_RLMS_B_RLMSA9_ADDR   0x15A9U

◆ FW_REPCAL_RSTB_RLMS_B_RLMSA9_MASK

#define FW_REPCAL_RSTB_RLMS_B_RLMSA9_MASK   0x80U

◆ FW_REPCAL_RSTB_RLMS_B_RLMSA9_POS

#define FW_REPCAL_RSTB_RLMS_B_RLMSA9_POS   7U

◆ FW_RXD_EN_RLMS_A_RLMSA9_ADDR

#define FW_RXD_EN_RLMS_A_RLMSA9_ADDR   0x14A9U

◆ FW_RXD_EN_RLMS_A_RLMSA9_MASK

#define FW_RXD_EN_RLMS_A_RLMSA9_MASK   0x08U

◆ FW_RXD_EN_RLMS_A_RLMSA9_POS

#define FW_RXD_EN_RLMS_A_RLMSA9_POS   3U

◆ FW_RXD_EN_RLMS_B_RLMSA9_ADDR

#define FW_RXD_EN_RLMS_B_RLMSA9_ADDR   0x15A9U

◆ FW_RXD_EN_RLMS_B_RLMSA9_MASK

#define FW_RXD_EN_RLMS_B_RLMSA9_MASK   0x08U

◆ FW_RXD_EN_RLMS_B_RLMSA9_POS

#define FW_RXD_EN_RLMS_B_RLMSA9_POS   3U

◆ FW_TXD_EN_RLMS_A_RLMSA9_ADDR

#define FW_TXD_EN_RLMS_A_RLMSA9_ADDR   0x14A9U

◆ FW_TXD_EN_RLMS_A_RLMSA9_MASK

#define FW_TXD_EN_RLMS_A_RLMSA9_MASK   0x10U

◆ FW_TXD_EN_RLMS_A_RLMSA9_POS

#define FW_TXD_EN_RLMS_A_RLMSA9_POS   4U

◆ FW_TXD_EN_RLMS_B_RLMSA9_ADDR

#define FW_TXD_EN_RLMS_B_RLMSA9_ADDR   0x15A9U

◆ FW_TXD_EN_RLMS_B_RLMSA9_MASK

#define FW_TXD_EN_RLMS_B_RLMSA9_MASK   0x10U

◆ FW_TXD_EN_RLMS_B_RLMSA9_POS

#define FW_TXD_EN_RLMS_B_RLMSA9_POS   4U

◆ FW_TXD_SQUELCH_RLMS_A_RLMSA9_ADDR

#define FW_TXD_SQUELCH_RLMS_A_RLMSA9_ADDR   0x14A9U

◆ FW_TXD_SQUELCH_RLMS_A_RLMSA9_MASK

#define FW_TXD_SQUELCH_RLMS_A_RLMSA9_MASK   0x20U

◆ FW_TXD_SQUELCH_RLMS_A_RLMSA9_POS

#define FW_TXD_SQUELCH_RLMS_A_RLMSA9_POS   5U

◆ FW_TXD_SQUELCH_RLMS_B_RLMSA9_ADDR

#define FW_TXD_SQUELCH_RLMS_B_RLMSA9_ADDR   0x15A9U

◆ FW_TXD_SQUELCH_RLMS_B_RLMSA9_MASK

#define FW_TXD_SQUELCH_RLMS_B_RLMSA9_MASK   0x20U

◆ FW_TXD_SQUELCH_RLMS_B_RLMSA9_POS

#define FW_TXD_SQUELCH_RLMS_B_RLMSA9_POS   5U

◆ GEN_DE_VRX_PATGEN_0_PATGEN_0_ADDR

#define GEN_DE_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U

◆ GEN_DE_VRX_PATGEN_0_PATGEN_0_MASK

#define GEN_DE_VRX_PATGEN_0_PATGEN_0_MASK   0x20U

◆ GEN_DE_VRX_PATGEN_0_PATGEN_0_POS

#define GEN_DE_VRX_PATGEN_0_PATGEN_0_POS   5U

◆ GEN_HS_VRX_PATGEN_0_PATGEN_0_ADDR

#define GEN_HS_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U

◆ GEN_HS_VRX_PATGEN_0_PATGEN_0_MASK

#define GEN_HS_VRX_PATGEN_0_PATGEN_0_MASK   0x40U

◆ GEN_HS_VRX_PATGEN_0_PATGEN_0_POS

#define GEN_HS_VRX_PATGEN_0_PATGEN_0_POS   6U

◆ GEN_ROLLING_CRC_FUNC_SAFE_REGCRC0_ADDR

#define GEN_ROLLING_CRC_FUNC_SAFE_REGCRC0_ADDR   0x3000U

◆ GEN_ROLLING_CRC_FUNC_SAFE_REGCRC0_MASK

#define GEN_ROLLING_CRC_FUNC_SAFE_REGCRC0_MASK   0x10U

◆ GEN_ROLLING_CRC_FUNC_SAFE_REGCRC0_POS

#define GEN_ROLLING_CRC_FUNC_SAFE_REGCRC0_POS   4U

◆ GEN_VS_VRX_PATGEN_0_PATGEN_0_ADDR

#define GEN_VS_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U

◆ GEN_VS_VRX_PATGEN_0_PATGEN_0_MASK

#define GEN_VS_VRX_PATGEN_0_PATGEN_0_MASK   0x80U

◆ GEN_VS_VRX_PATGEN_0_PATGEN_0_POS

#define GEN_VS_VRX_PATGEN_0_PATGEN_0_POS   7U

◆ GMSL1_COMMON_GMSL1_EN_ADDR

#define GMSL1_COMMON_GMSL1_EN_ADDR   0xF00U

◆ GMSL1_COMMON_GMSL1_EN_DEFAULT

#define GMSL1_COMMON_GMSL1_EN_DEFAULT   0x03U

◆ GMSL3_A_DEV_REG4_ADDR

#define GMSL3_A_DEV_REG4_ADDR   0x04U

◆ GMSL3_A_DEV_REG4_MASK

#define GMSL3_A_DEV_REG4_MASK   0x40U

◆ GMSL3_A_DEV_REG4_POS

#define GMSL3_A_DEV_REG4_POS   6U

◆ GMSL3_B_DEV_REG4_ADDR

#define GMSL3_B_DEV_REG4_ADDR   0x04U

◆ GMSL3_B_DEV_REG4_MASK

#define GMSL3_B_DEV_REG4_MASK   0x80U

◆ GMSL3_B_DEV_REG4_POS

#define GMSL3_B_DEV_REG4_POS   7U

◆ GMSL_B_GPIOA_ADDR

#define GMSL_B_GPIOA_ADDR   0x5030U

◆ GMSL_B_GPIOA_DEFAULT

#define GMSL_B_GPIOA_DEFAULT   0x41U

◆ GMSL_B_GPIOB_ADDR

#define GMSL_B_GPIOB_ADDR   0x5031U

◆ GMSL_B_GPIOB_DEFAULT

#define GMSL_B_GPIOB_DEFAULT   0x88U

◆ GMSL_B_RX0_ADDR

#define GMSL_B_RX0_ADDR   0x502CU

◆ GMSL_B_RX0_DEFAULT

#define GMSL_B_RX0_DEFAULT   0x00U

◆ GMSL_B_TX0_ADDR

#define GMSL_B_TX0_ADDR   0x5028U

◆ GMSL_B_TX0_DEFAULT

#define GMSL_B_TX0_DEFAULT   0x60U

◆ GMSL_B_TX1_ADDR

#define GMSL_B_TX1_ADDR   0x5029U

◆ GMSL_B_TX1_DEFAULT

#define GMSL_B_TX1_DEFAULT   0x08U

◆ GMSL_B_TX2_ADDR

#define GMSL_B_TX2_ADDR   0x502AU

◆ GMSL_B_TX2_DEFAULT

#define GMSL_B_TX2_DEFAULT   0x20U

◆ GMSL_B_TX3_ADDR

#define GMSL_B_TX3_ADDR   0x502BU

◆ GMSL_B_TX3_DEFAULT

#define GMSL_B_TX3_DEFAULT   0x44U

◆ GMSL_GPIOA_ADDR

#define GMSL_GPIOA_ADDR   0x30U

◆ GMSL_GPIOA_DEFAULT

#define GMSL_GPIOA_DEFAULT   0x41U

◆ GMSL_GPIOB_ADDR

#define GMSL_GPIOB_ADDR   0x31U

◆ GMSL_GPIOB_DEFAULT

#define GMSL_GPIOB_DEFAULT   0x88U

◆ GMSL_RX0_ADDR

#define GMSL_RX0_ADDR   0x2CU

◆ GMSL_RX0_DEFAULT

#define GMSL_RX0_DEFAULT   0x00U

◆ GMSL_RX1_ADDR

#define GMSL_RX1_ADDR   0x2DU

◆ GMSL_RX1_DEFAULT

#define GMSL_RX1_DEFAULT   0x28U

◆ GMSL_RX3_ADDR

#define GMSL_RX3_ADDR   0x2FU

◆ GMSL_RX3_DEFAULT

#define GMSL_RX3_DEFAULT   0x00U

◆ GMSL_TX0_ADDR

#define GMSL_TX0_ADDR   0x28U

◆ GMSL_TX0_DEFAULT

#define GMSL_TX0_DEFAULT   0x60U

◆ GMSL_TX1_ADDR

#define GMSL_TX1_ADDR   0x29U

◆ GMSL_TX1_DEFAULT

#define GMSL_TX1_DEFAULT   0x08U

◆ GMSL_TX2_ADDR

#define GMSL_TX2_ADDR   0x2AU

◆ GMSL_TX2_DEFAULT

#define GMSL_TX2_DEFAULT   0x20U

◆ GMSL_TX3_ADDR

#define GMSL_TX3_ADDR   0x2BU

◆ GMSL_TX3_DEFAULT

#define GMSL_TX3_DEFAULT   0x44U

◆ GPIO0_0_GPIO_A_ADDR

#define GPIO0_0_GPIO_A_ADDR   0x2B0U

◆ GPIO0_0_GPIO_A_DEFAULT

#define GPIO0_0_GPIO_A_DEFAULT   0x83U

◆ GPIO0_0_GPIO_B_ADDR

#define GPIO0_0_GPIO_B_ADDR   0x2B1U

◆ GPIO0_0_GPIO_B_DEFAULT

#define GPIO0_0_GPIO_B_DEFAULT   0xA0U

◆ GPIO0_0_GPIO_C_ADDR

#define GPIO0_0_GPIO_C_ADDR   0x2B2U

◆ GPIO0_0_GPIO_C_DEFAULT

#define GPIO0_0_GPIO_C_DEFAULT   0x40U

◆ GPIO0_B_0_GPIO_A_ADDR

#define GPIO0_B_0_GPIO_A_ADDR   0x52B0U

◆ GPIO0_B_0_GPIO_A_DEFAULT

#define GPIO0_B_0_GPIO_A_DEFAULT   0x02U

◆ GPIO0_B_0_GPIO_B_ADDR

#define GPIO0_B_0_GPIO_B_ADDR   0x52B1U

◆ GPIO0_B_0_GPIO_B_DEFAULT

#define GPIO0_B_0_GPIO_B_DEFAULT   0x00U

◆ GPIO0_B_0_GPIO_C_ADDR

#define GPIO0_B_0_GPIO_C_ADDR   0x52B2U

◆ GPIO0_B_0_GPIO_C_DEFAULT

#define GPIO0_B_0_GPIO_C_DEFAULT   0x40U

◆ GPIO0_B_10_GPIO_A_ADDR

#define GPIO0_B_10_GPIO_A_ADDR   0x52CEU

◆ GPIO0_B_10_GPIO_A_DEFAULT

#define GPIO0_B_10_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_10_GPIO_B_ADDR

#define GPIO0_B_10_GPIO_B_ADDR   0x52CFU

◆ GPIO0_B_10_GPIO_B_DEFAULT

#define GPIO0_B_10_GPIO_B_DEFAULT   0x0AU

◆ GPIO0_B_10_GPIO_C_ADDR

#define GPIO0_B_10_GPIO_C_ADDR   0x52D0U

◆ GPIO0_B_10_GPIO_C_DEFAULT

#define GPIO0_B_10_GPIO_C_DEFAULT   0x4AU

◆ GPIO0_B_11_GPIO_A_ADDR

#define GPIO0_B_11_GPIO_A_ADDR   0x52D1U

◆ GPIO0_B_11_GPIO_A_DEFAULT

#define GPIO0_B_11_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_11_GPIO_B_ADDR

#define GPIO0_B_11_GPIO_B_ADDR   0x52D2U

◆ GPIO0_B_11_GPIO_B_DEFAULT

#define GPIO0_B_11_GPIO_B_DEFAULT   0x0BU

◆ GPIO0_B_11_GPIO_C_ADDR

#define GPIO0_B_11_GPIO_C_ADDR   0x52D3U

◆ GPIO0_B_11_GPIO_C_DEFAULT

#define GPIO0_B_11_GPIO_C_DEFAULT   0x4BU

◆ GPIO0_B_12_GPIO_A_ADDR

#define GPIO0_B_12_GPIO_A_ADDR   0x52D4U

◆ GPIO0_B_12_GPIO_A_DEFAULT

#define GPIO0_B_12_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_12_GPIO_B_ADDR

#define GPIO0_B_12_GPIO_B_ADDR   0x52D5U

◆ GPIO0_B_12_GPIO_B_DEFAULT

#define GPIO0_B_12_GPIO_B_DEFAULT   0x0CU

◆ GPIO0_B_12_GPIO_C_ADDR

#define GPIO0_B_12_GPIO_C_ADDR   0x52D6U

◆ GPIO0_B_12_GPIO_C_DEFAULT

#define GPIO0_B_12_GPIO_C_DEFAULT   0x4CU

◆ GPIO0_B_1_GPIO_A_ADDR

#define GPIO0_B_1_GPIO_A_ADDR   0x52B3U

◆ GPIO0_B_1_GPIO_A_DEFAULT

#define GPIO0_B_1_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_1_GPIO_B_ADDR

#define GPIO0_B_1_GPIO_B_ADDR   0x52B4U

◆ GPIO0_B_1_GPIO_B_DEFAULT

#define GPIO0_B_1_GPIO_B_DEFAULT   0x01U

◆ GPIO0_B_1_GPIO_C_ADDR

#define GPIO0_B_1_GPIO_C_ADDR   0x52B5U

◆ GPIO0_B_1_GPIO_C_DEFAULT

#define GPIO0_B_1_GPIO_C_DEFAULT   0x41U

◆ GPIO0_B_2_GPIO_A_ADDR

#define GPIO0_B_2_GPIO_A_ADDR   0x52B6U

◆ GPIO0_B_2_GPIO_A_DEFAULT

#define GPIO0_B_2_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_2_GPIO_B_ADDR

#define GPIO0_B_2_GPIO_B_ADDR   0x52B7U

◆ GPIO0_B_2_GPIO_B_DEFAULT

#define GPIO0_B_2_GPIO_B_DEFAULT   0x02U

◆ GPIO0_B_2_GPIO_C_ADDR

#define GPIO0_B_2_GPIO_C_ADDR   0x52B8U

◆ GPIO0_B_2_GPIO_C_DEFAULT

#define GPIO0_B_2_GPIO_C_DEFAULT   0x42U

◆ GPIO0_B_3_GPIO_A_ADDR

#define GPIO0_B_3_GPIO_A_ADDR   0x52B9U

◆ GPIO0_B_3_GPIO_A_DEFAULT

#define GPIO0_B_3_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_3_GPIO_B_ADDR

#define GPIO0_B_3_GPIO_B_ADDR   0x52BAU

◆ GPIO0_B_3_GPIO_B_DEFAULT

#define GPIO0_B_3_GPIO_B_DEFAULT   0x03U

◆ GPIO0_B_3_GPIO_C_ADDR

#define GPIO0_B_3_GPIO_C_ADDR   0x52BBU

◆ GPIO0_B_3_GPIO_C_DEFAULT

#define GPIO0_B_3_GPIO_C_DEFAULT   0x43U

◆ GPIO0_B_4_GPIO_A_ADDR

#define GPIO0_B_4_GPIO_A_ADDR   0x52BCU

◆ GPIO0_B_4_GPIO_A_DEFAULT

#define GPIO0_B_4_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_4_GPIO_B_ADDR

#define GPIO0_B_4_GPIO_B_ADDR   0x52BDU

◆ GPIO0_B_4_GPIO_B_DEFAULT

#define GPIO0_B_4_GPIO_B_DEFAULT   0x04U

◆ GPIO0_B_4_GPIO_C_ADDR

#define GPIO0_B_4_GPIO_C_ADDR   0x52BEU

◆ GPIO0_B_4_GPIO_C_DEFAULT

#define GPIO0_B_4_GPIO_C_DEFAULT   0x44U

◆ GPIO0_B_5_GPIO_A_ADDR

#define GPIO0_B_5_GPIO_A_ADDR   0x52BFU

◆ GPIO0_B_5_GPIO_A_DEFAULT

#define GPIO0_B_5_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_5_GPIO_B_ADDR

#define GPIO0_B_5_GPIO_B_ADDR   0x52C0U

◆ GPIO0_B_5_GPIO_B_DEFAULT

#define GPIO0_B_5_GPIO_B_DEFAULT   0x05U

◆ GPIO0_B_5_GPIO_C_ADDR

#define GPIO0_B_5_GPIO_C_ADDR   0x52C1U

◆ GPIO0_B_5_GPIO_C_DEFAULT

#define GPIO0_B_5_GPIO_C_DEFAULT   0x45U

◆ GPIO0_B_6_GPIO_A_ADDR

#define GPIO0_B_6_GPIO_A_ADDR   0x52C2U

◆ GPIO0_B_6_GPIO_A_DEFAULT

#define GPIO0_B_6_GPIO_A_DEFAULT   0x02U

◆ GPIO0_B_6_GPIO_B_ADDR

#define GPIO0_B_6_GPIO_B_ADDR   0x52C3U

◆ GPIO0_B_6_GPIO_B_DEFAULT

#define GPIO0_B_6_GPIO_B_DEFAULT   0x06U

◆ GPIO0_B_6_GPIO_C_ADDR

#define GPIO0_B_6_GPIO_C_ADDR   0x52C4U

◆ GPIO0_B_6_GPIO_C_DEFAULT

#define GPIO0_B_6_GPIO_C_DEFAULT   0x46U

◆ GPIO0_B_7_GPIO_A_ADDR

#define GPIO0_B_7_GPIO_A_ADDR   0x52C5U

◆ GPIO0_B_7_GPIO_A_DEFAULT

#define GPIO0_B_7_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_7_GPIO_B_ADDR

#define GPIO0_B_7_GPIO_B_ADDR   0x52C6U

◆ GPIO0_B_7_GPIO_B_DEFAULT

#define GPIO0_B_7_GPIO_B_DEFAULT   0x07U

◆ GPIO0_B_7_GPIO_C_ADDR

#define GPIO0_B_7_GPIO_C_ADDR   0x52C7U

◆ GPIO0_B_7_GPIO_C_DEFAULT

#define GPIO0_B_7_GPIO_C_DEFAULT   0x47U

◆ GPIO0_B_8_GPIO_A_ADDR

#define GPIO0_B_8_GPIO_A_ADDR   0x52C8U

◆ GPIO0_B_8_GPIO_A_DEFAULT

#define GPIO0_B_8_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_8_GPIO_B_ADDR

#define GPIO0_B_8_GPIO_B_ADDR   0x52C9U

◆ GPIO0_B_8_GPIO_B_DEFAULT

#define GPIO0_B_8_GPIO_B_DEFAULT   0x08U

◆ GPIO0_B_8_GPIO_C_ADDR

#define GPIO0_B_8_GPIO_C_ADDR   0x52CAU

◆ GPIO0_B_8_GPIO_C_DEFAULT

#define GPIO0_B_8_GPIO_C_DEFAULT   0x48U

◆ GPIO0_B_9_GPIO_A_ADDR

#define GPIO0_B_9_GPIO_A_ADDR   0x52CBU

◆ GPIO0_B_9_GPIO_A_DEFAULT

#define GPIO0_B_9_GPIO_A_DEFAULT   0x00U

◆ GPIO0_B_9_GPIO_B_ADDR

#define GPIO0_B_9_GPIO_B_ADDR   0x52CCU

◆ GPIO0_B_9_GPIO_B_DEFAULT

#define GPIO0_B_9_GPIO_B_DEFAULT   0x09U

◆ GPIO0_B_9_GPIO_C_ADDR

#define GPIO0_B_9_GPIO_C_ADDR   0x52CDU

◆ GPIO0_B_9_GPIO_C_DEFAULT

#define GPIO0_B_9_GPIO_C_DEFAULT   0x49U

◆ GPIO10_10_GPIO_A_ADDR

#define GPIO10_10_GPIO_A_ADDR   0x2CEU

◆ GPIO10_10_GPIO_A_DEFAULT

#define GPIO10_10_GPIO_A_DEFAULT   0x81U

◆ GPIO10_10_GPIO_B_ADDR

#define GPIO10_10_GPIO_B_ADDR   0x2CFU

◆ GPIO10_10_GPIO_B_DEFAULT

#define GPIO10_10_GPIO_B_DEFAULT   0xAAU

◆ GPIO10_10_GPIO_C_ADDR

#define GPIO10_10_GPIO_C_ADDR   0x2D0U

◆ GPIO10_10_GPIO_C_DEFAULT

#define GPIO10_10_GPIO_C_DEFAULT   0x4AU

◆ GPIO11_11_GPIO_A_ADDR

#define GPIO11_11_GPIO_A_ADDR   0x2D1U

◆ GPIO11_11_GPIO_A_DEFAULT

#define GPIO11_11_GPIO_A_DEFAULT   0x81U

◆ GPIO11_11_GPIO_B_ADDR

#define GPIO11_11_GPIO_B_ADDR   0x2D2U

◆ GPIO11_11_GPIO_B_DEFAULT

#define GPIO11_11_GPIO_B_DEFAULT   0xABU

◆ GPIO11_11_GPIO_C_ADDR

#define GPIO11_11_GPIO_C_ADDR   0x2D3U

◆ GPIO11_11_GPIO_C_DEFAULT

#define GPIO11_11_GPIO_C_DEFAULT   0x4BU

◆ GPIO12_12_GPIO_A_ADDR

#define GPIO12_12_GPIO_A_ADDR   0x2D4U

◆ GPIO12_12_GPIO_A_DEFAULT

#define GPIO12_12_GPIO_A_DEFAULT   0x81U

◆ GPIO12_12_GPIO_B_ADDR

#define GPIO12_12_GPIO_B_ADDR   0x2D5U

◆ GPIO12_12_GPIO_B_DEFAULT

#define GPIO12_12_GPIO_B_DEFAULT   0xACU

◆ GPIO12_12_GPIO_C_ADDR

#define GPIO12_12_GPIO_C_ADDR   0x2D6U

◆ GPIO12_12_GPIO_C_DEFAULT

#define GPIO12_12_GPIO_C_DEFAULT   0x4CU

◆ GPIO1_1_GPIO_A_ADDR

#define GPIO1_1_GPIO_A_ADDR   0x2B3U

◆ GPIO1_1_GPIO_A_DEFAULT

#define GPIO1_1_GPIO_A_DEFAULT   0x84U

◆ GPIO1_1_GPIO_B_ADDR

#define GPIO1_1_GPIO_B_ADDR   0x2B4U

◆ GPIO1_1_GPIO_B_DEFAULT

#define GPIO1_1_GPIO_B_DEFAULT   0xA1U

◆ GPIO1_1_GPIO_C_ADDR

#define GPIO1_1_GPIO_C_ADDR   0x2B5U

◆ GPIO1_1_GPIO_C_DEFAULT

#define GPIO1_1_GPIO_C_DEFAULT   0x41U

◆ GPIO2_2_GPIO_A_ADDR

#define GPIO2_2_GPIO_A_ADDR   0x2B6U

◆ GPIO2_2_GPIO_A_DEFAULT

#define GPIO2_2_GPIO_A_DEFAULT   0x81U

◆ GPIO2_2_GPIO_B_ADDR

#define GPIO2_2_GPIO_B_ADDR   0x2B7U

◆ GPIO2_2_GPIO_B_DEFAULT

#define GPIO2_2_GPIO_B_DEFAULT   0x22U

◆ GPIO2_2_GPIO_C_ADDR

#define GPIO2_2_GPIO_C_ADDR   0x2B8U

◆ GPIO2_2_GPIO_C_DEFAULT

#define GPIO2_2_GPIO_C_DEFAULT   0x42U

◆ GPIO3_3_GPIO_A_ADDR

#define GPIO3_3_GPIO_A_ADDR   0x2B9U

◆ GPIO3_3_GPIO_A_DEFAULT

#define GPIO3_3_GPIO_A_DEFAULT   0x81U

◆ GPIO3_3_GPIO_B_ADDR

#define GPIO3_3_GPIO_B_ADDR   0x2BAU

◆ GPIO3_3_GPIO_B_DEFAULT

#define GPIO3_3_GPIO_B_DEFAULT   0x23U

◆ GPIO3_3_GPIO_C_ADDR

#define GPIO3_3_GPIO_C_ADDR   0x2BBU

◆ GPIO3_3_GPIO_C_DEFAULT

#define GPIO3_3_GPIO_C_DEFAULT   0x43U

◆ GPIO4_4_GPIO_A_ADDR

#define GPIO4_4_GPIO_A_ADDR   0x2BCU

◆ GPIO4_4_GPIO_A_DEFAULT

#define GPIO4_4_GPIO_A_DEFAULT   0x81U

◆ GPIO4_4_GPIO_B_ADDR

#define GPIO4_4_GPIO_B_ADDR   0x2BDU

◆ GPIO4_4_GPIO_B_DEFAULT

#define GPIO4_4_GPIO_B_DEFAULT   0xA4U

◆ GPIO4_4_GPIO_C_ADDR

#define GPIO4_4_GPIO_C_ADDR   0x2BEU

◆ GPIO4_4_GPIO_C_DEFAULT

#define GPIO4_4_GPIO_C_DEFAULT   0x44U

◆ GPIO5_5_GPIO_A_ADDR

#define GPIO5_5_GPIO_A_ADDR   0x2BFU

◆ GPIO5_5_GPIO_A_DEFAULT

#define GPIO5_5_GPIO_A_DEFAULT   0x84U

◆ GPIO5_5_GPIO_B_ADDR

#define GPIO5_5_GPIO_B_ADDR   0x2C0U

◆ GPIO5_5_GPIO_B_DEFAULT

#define GPIO5_5_GPIO_B_DEFAULT   0xA5U

◆ GPIO5_5_GPIO_C_ADDR

#define GPIO5_5_GPIO_C_ADDR   0x2C1U

◆ GPIO5_5_GPIO_C_DEFAULT

#define GPIO5_5_GPIO_C_DEFAULT   0x45U

◆ GPIO6_6_GPIO_A_ADDR

#define GPIO6_6_GPIO_A_ADDR   0x2C2U

◆ GPIO6_6_GPIO_A_DEFAULT

#define GPIO6_6_GPIO_A_DEFAULT   0x83U

◆ GPIO6_6_GPIO_B_ADDR

#define GPIO6_6_GPIO_B_ADDR   0x2C3U

◆ GPIO6_6_GPIO_B_DEFAULT

#define GPIO6_6_GPIO_B_DEFAULT   0xA6U

◆ GPIO6_6_GPIO_C_ADDR

#define GPIO6_6_GPIO_C_ADDR   0x2C4U

◆ GPIO6_6_GPIO_C_DEFAULT

#define GPIO6_6_GPIO_C_DEFAULT   0x46U

◆ GPIO7_7_GPIO_A_ADDR

#define GPIO7_7_GPIO_A_ADDR   0x2C5U

◆ GPIO7_7_GPIO_A_DEFAULT

#define GPIO7_7_GPIO_A_DEFAULT   0x81U

◆ GPIO7_7_GPIO_B_ADDR

#define GPIO7_7_GPIO_B_ADDR   0x2C6U

◆ GPIO7_7_GPIO_B_DEFAULT

#define GPIO7_7_GPIO_B_DEFAULT   0xA7U

◆ GPIO7_7_GPIO_C_ADDR

#define GPIO7_7_GPIO_C_ADDR   0x2C7U

◆ GPIO7_7_GPIO_C_DEFAULT

#define GPIO7_7_GPIO_C_DEFAULT   0x47U

◆ GPIO8_8_GPIO_A_ADDR

#define GPIO8_8_GPIO_A_ADDR   0x2C8U

◆ GPIO8_8_GPIO_A_DEFAULT

#define GPIO8_8_GPIO_A_DEFAULT   0x81U

◆ GPIO8_8_GPIO_B_ADDR

#define GPIO8_8_GPIO_B_ADDR   0x2C9U

◆ GPIO8_8_GPIO_B_DEFAULT

#define GPIO8_8_GPIO_B_DEFAULT   0xA8U

◆ GPIO8_8_GPIO_C_ADDR

#define GPIO8_8_GPIO_C_ADDR   0x2CAU

◆ GPIO8_8_GPIO_C_DEFAULT

#define GPIO8_8_GPIO_C_DEFAULT   0x48U

◆ GPIO9_9_GPIO_A_ADDR

#define GPIO9_9_GPIO_A_ADDR   0x2CBU

◆ GPIO9_9_GPIO_A_DEFAULT

#define GPIO9_9_GPIO_A_DEFAULT   0x81U

◆ GPIO9_9_GPIO_B_ADDR

#define GPIO9_9_GPIO_B_ADDR   0x2CCU

◆ GPIO9_9_GPIO_B_DEFAULT

#define GPIO9_9_GPIO_B_DEFAULT   0xA9U

◆ GPIO9_9_GPIO_C_ADDR

#define GPIO9_9_GPIO_C_ADDR   0x2CDU

◆ GPIO9_9_GPIO_C_DEFAULT

#define GPIO9_9_GPIO_C_DEFAULT   0x49U

◆ GPIO_FWD_CDLY_GMSL_B_GPIOA_ADDR

#define GPIO_FWD_CDLY_GMSL_B_GPIOA_ADDR   0x5030U

◆ GPIO_FWD_CDLY_GMSL_B_GPIOA_MASK

#define GPIO_FWD_CDLY_GMSL_B_GPIOA_MASK   0x3FU

◆ GPIO_FWD_CDLY_GMSL_B_GPIOA_POS

#define GPIO_FWD_CDLY_GMSL_B_GPIOA_POS   0U

◆ GPIO_FWD_CDLY_GMSL_GPIOA_ADDR

#define GPIO_FWD_CDLY_GMSL_GPIOA_ADDR   0x30U

◆ GPIO_FWD_CDLY_GMSL_GPIOA_MASK

#define GPIO_FWD_CDLY_GMSL_GPIOA_MASK   0x3FU

◆ GPIO_FWD_CDLY_GMSL_GPIOA_POS

#define GPIO_FWD_CDLY_GMSL_GPIOA_POS   0U

◆ GPIO_IN_GPIO0_0_GPIO_A_ADDR

#define GPIO_IN_GPIO0_0_GPIO_A_ADDR   0x2B0U

◆ GPIO_IN_GPIO0_0_GPIO_A_MASK

#define GPIO_IN_GPIO0_0_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO0_0_GPIO_A_POS

#define GPIO_IN_GPIO0_0_GPIO_A_POS   3U

◆ GPIO_IN_GPIO10_10_GPIO_A_ADDR

#define GPIO_IN_GPIO10_10_GPIO_A_ADDR   0x2CEU

◆ GPIO_IN_GPIO10_10_GPIO_A_MASK

#define GPIO_IN_GPIO10_10_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO10_10_GPIO_A_POS

#define GPIO_IN_GPIO10_10_GPIO_A_POS   3U

◆ GPIO_IN_GPIO11_11_GPIO_A_ADDR

#define GPIO_IN_GPIO11_11_GPIO_A_ADDR   0x2D1U

◆ GPIO_IN_GPIO11_11_GPIO_A_MASK

#define GPIO_IN_GPIO11_11_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO11_11_GPIO_A_POS

#define GPIO_IN_GPIO11_11_GPIO_A_POS   3U

◆ GPIO_IN_GPIO12_12_GPIO_A_ADDR

#define GPIO_IN_GPIO12_12_GPIO_A_ADDR   0x2D4U

◆ GPIO_IN_GPIO12_12_GPIO_A_MASK

#define GPIO_IN_GPIO12_12_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO12_12_GPIO_A_POS

#define GPIO_IN_GPIO12_12_GPIO_A_POS   3U

◆ GPIO_IN_GPIO1_1_GPIO_A_ADDR

#define GPIO_IN_GPIO1_1_GPIO_A_ADDR   0x2B3U

◆ GPIO_IN_GPIO1_1_GPIO_A_MASK

#define GPIO_IN_GPIO1_1_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO1_1_GPIO_A_POS

#define GPIO_IN_GPIO1_1_GPIO_A_POS   3U

◆ GPIO_IN_GPIO2_2_GPIO_A_ADDR

#define GPIO_IN_GPIO2_2_GPIO_A_ADDR   0x2B6U

◆ GPIO_IN_GPIO2_2_GPIO_A_MASK

#define GPIO_IN_GPIO2_2_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO2_2_GPIO_A_POS

#define GPIO_IN_GPIO2_2_GPIO_A_POS   3U

◆ GPIO_IN_GPIO3_3_GPIO_A_ADDR

#define GPIO_IN_GPIO3_3_GPIO_A_ADDR   0x2B9U

◆ GPIO_IN_GPIO3_3_GPIO_A_MASK

#define GPIO_IN_GPIO3_3_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO3_3_GPIO_A_POS

#define GPIO_IN_GPIO3_3_GPIO_A_POS   3U

◆ GPIO_IN_GPIO4_4_GPIO_A_ADDR

#define GPIO_IN_GPIO4_4_GPIO_A_ADDR   0x2BCU

◆ GPIO_IN_GPIO4_4_GPIO_A_MASK

#define GPIO_IN_GPIO4_4_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO4_4_GPIO_A_POS

#define GPIO_IN_GPIO4_4_GPIO_A_POS   3U

◆ GPIO_IN_GPIO5_5_GPIO_A_ADDR

#define GPIO_IN_GPIO5_5_GPIO_A_ADDR   0x2BFU

◆ GPIO_IN_GPIO5_5_GPIO_A_MASK

#define GPIO_IN_GPIO5_5_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO5_5_GPIO_A_POS

#define GPIO_IN_GPIO5_5_GPIO_A_POS   3U

◆ GPIO_IN_GPIO6_6_GPIO_A_ADDR

#define GPIO_IN_GPIO6_6_GPIO_A_ADDR   0x2C2U

◆ GPIO_IN_GPIO6_6_GPIO_A_MASK

#define GPIO_IN_GPIO6_6_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO6_6_GPIO_A_POS

#define GPIO_IN_GPIO6_6_GPIO_A_POS   3U

◆ GPIO_IN_GPIO7_7_GPIO_A_ADDR

#define GPIO_IN_GPIO7_7_GPIO_A_ADDR   0x2C5U

◆ GPIO_IN_GPIO7_7_GPIO_A_MASK

#define GPIO_IN_GPIO7_7_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO7_7_GPIO_A_POS

#define GPIO_IN_GPIO7_7_GPIO_A_POS   3U

◆ GPIO_IN_GPIO8_8_GPIO_A_ADDR

#define GPIO_IN_GPIO8_8_GPIO_A_ADDR   0x2C8U

◆ GPIO_IN_GPIO8_8_GPIO_A_MASK

#define GPIO_IN_GPIO8_8_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO8_8_GPIO_A_POS

#define GPIO_IN_GPIO8_8_GPIO_A_POS   3U

◆ GPIO_IN_GPIO9_9_GPIO_A_ADDR

#define GPIO_IN_GPIO9_9_GPIO_A_ADDR   0x2CBU

◆ GPIO_IN_GPIO9_9_GPIO_A_MASK

#define GPIO_IN_GPIO9_9_GPIO_A_MASK   0x08U

◆ GPIO_IN_GPIO9_9_GPIO_A_POS

#define GPIO_IN_GPIO9_9_GPIO_A_POS   3U

◆ GPIO_OUT_DIS_GPIO0_0_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO0_0_GPIO_A_ADDR   0x2B0U

◆ GPIO_OUT_DIS_GPIO0_0_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO0_0_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO0_0_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO0_0_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO10_10_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO10_10_GPIO_A_ADDR   0x2CEU

◆ GPIO_OUT_DIS_GPIO10_10_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO10_10_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO10_10_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO10_10_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO11_11_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO11_11_GPIO_A_ADDR   0x2D1U

◆ GPIO_OUT_DIS_GPIO11_11_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO11_11_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO11_11_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO11_11_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO12_12_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO12_12_GPIO_A_ADDR   0x2D4U

◆ GPIO_OUT_DIS_GPIO12_12_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO12_12_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO12_12_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO12_12_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO1_1_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO1_1_GPIO_A_ADDR   0x2B3U

◆ GPIO_OUT_DIS_GPIO1_1_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO1_1_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO1_1_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO1_1_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO2_2_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO2_2_GPIO_A_ADDR   0x2B6U

◆ GPIO_OUT_DIS_GPIO2_2_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO2_2_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO2_2_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO2_2_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO3_3_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO3_3_GPIO_A_ADDR   0x2B9U

◆ GPIO_OUT_DIS_GPIO3_3_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO3_3_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO3_3_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO3_3_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO4_4_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO4_4_GPIO_A_ADDR   0x2BCU

◆ GPIO_OUT_DIS_GPIO4_4_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO4_4_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO4_4_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO4_4_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO5_5_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO5_5_GPIO_A_ADDR   0x2BFU

◆ GPIO_OUT_DIS_GPIO5_5_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO5_5_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO5_5_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO5_5_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO6_6_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO6_6_GPIO_A_ADDR   0x2C2U

◆ GPIO_OUT_DIS_GPIO6_6_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO6_6_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO6_6_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO6_6_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO7_7_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO7_7_GPIO_A_ADDR   0x2C5U

◆ GPIO_OUT_DIS_GPIO7_7_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO7_7_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO7_7_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO7_7_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO8_8_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO8_8_GPIO_A_ADDR   0x2C8U

◆ GPIO_OUT_DIS_GPIO8_8_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO8_8_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO8_8_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO8_8_GPIO_A_POS   0U

◆ GPIO_OUT_DIS_GPIO9_9_GPIO_A_ADDR

#define GPIO_OUT_DIS_GPIO9_9_GPIO_A_ADDR   0x2CBU

◆ GPIO_OUT_DIS_GPIO9_9_GPIO_A_MASK

#define GPIO_OUT_DIS_GPIO9_9_GPIO_A_MASK   0x01U

◆ GPIO_OUT_DIS_GPIO9_9_GPIO_A_POS

#define GPIO_OUT_DIS_GPIO9_9_GPIO_A_POS   0U

◆ GPIO_OUT_GPIO0_0_GPIO_A_ADDR

#define GPIO_OUT_GPIO0_0_GPIO_A_ADDR   0x2B0U

◆ GPIO_OUT_GPIO0_0_GPIO_A_MASK

#define GPIO_OUT_GPIO0_0_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO0_0_GPIO_A_POS

#define GPIO_OUT_GPIO0_0_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO10_10_GPIO_A_ADDR

#define GPIO_OUT_GPIO10_10_GPIO_A_ADDR   0x2CEU

◆ GPIO_OUT_GPIO10_10_GPIO_A_MASK

#define GPIO_OUT_GPIO10_10_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO10_10_GPIO_A_POS

#define GPIO_OUT_GPIO10_10_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO11_11_GPIO_A_ADDR

#define GPIO_OUT_GPIO11_11_GPIO_A_ADDR   0x2D1U

◆ GPIO_OUT_GPIO11_11_GPIO_A_MASK

#define GPIO_OUT_GPIO11_11_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO11_11_GPIO_A_POS

#define GPIO_OUT_GPIO11_11_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO12_12_GPIO_A_ADDR

#define GPIO_OUT_GPIO12_12_GPIO_A_ADDR   0x2D4U

◆ GPIO_OUT_GPIO12_12_GPIO_A_MASK

#define GPIO_OUT_GPIO12_12_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO12_12_GPIO_A_POS

#define GPIO_OUT_GPIO12_12_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO1_1_GPIO_A_ADDR

#define GPIO_OUT_GPIO1_1_GPIO_A_ADDR   0x2B3U

◆ GPIO_OUT_GPIO1_1_GPIO_A_MASK

#define GPIO_OUT_GPIO1_1_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO1_1_GPIO_A_POS

#define GPIO_OUT_GPIO1_1_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO2_2_GPIO_A_ADDR

#define GPIO_OUT_GPIO2_2_GPIO_A_ADDR   0x2B6U

◆ GPIO_OUT_GPIO2_2_GPIO_A_MASK

#define GPIO_OUT_GPIO2_2_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO2_2_GPIO_A_POS

#define GPIO_OUT_GPIO2_2_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO3_3_GPIO_A_ADDR

#define GPIO_OUT_GPIO3_3_GPIO_A_ADDR   0x2B9U

◆ GPIO_OUT_GPIO3_3_GPIO_A_MASK

#define GPIO_OUT_GPIO3_3_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO3_3_GPIO_A_POS

#define GPIO_OUT_GPIO3_3_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO4_4_GPIO_A_ADDR

#define GPIO_OUT_GPIO4_4_GPIO_A_ADDR   0x2BCU

◆ GPIO_OUT_GPIO4_4_GPIO_A_MASK

#define GPIO_OUT_GPIO4_4_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO4_4_GPIO_A_POS

#define GPIO_OUT_GPIO4_4_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO5_5_GPIO_A_ADDR

#define GPIO_OUT_GPIO5_5_GPIO_A_ADDR   0x2BFU

◆ GPIO_OUT_GPIO5_5_GPIO_A_MASK

#define GPIO_OUT_GPIO5_5_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO5_5_GPIO_A_POS

#define GPIO_OUT_GPIO5_5_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO6_6_GPIO_A_ADDR

#define GPIO_OUT_GPIO6_6_GPIO_A_ADDR   0x2C2U

◆ GPIO_OUT_GPIO6_6_GPIO_A_MASK

#define GPIO_OUT_GPIO6_6_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO6_6_GPIO_A_POS

#define GPIO_OUT_GPIO6_6_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO7_7_GPIO_A_ADDR

#define GPIO_OUT_GPIO7_7_GPIO_A_ADDR   0x2C5U

◆ GPIO_OUT_GPIO7_7_GPIO_A_MASK

#define GPIO_OUT_GPIO7_7_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO7_7_GPIO_A_POS

#define GPIO_OUT_GPIO7_7_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO8_8_GPIO_A_ADDR

#define GPIO_OUT_GPIO8_8_GPIO_A_ADDR   0x2C8U

◆ GPIO_OUT_GPIO8_8_GPIO_A_MASK

#define GPIO_OUT_GPIO8_8_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO8_8_GPIO_A_POS

#define GPIO_OUT_GPIO8_8_GPIO_A_POS   4U

◆ GPIO_OUT_GPIO9_9_GPIO_A_ADDR

#define GPIO_OUT_GPIO9_9_GPIO_A_ADDR   0x2CBU

◆ GPIO_OUT_GPIO9_9_GPIO_A_MASK

#define GPIO_OUT_GPIO9_9_GPIO_A_MASK   0x10U

◆ GPIO_OUT_GPIO9_9_GPIO_A_POS

#define GPIO_OUT_GPIO9_9_GPIO_A_POS   4U

◆ GPIO_RECVED_B_GPIO0_B_0_GPIO_C_ADDR

#define GPIO_RECVED_B_GPIO0_B_0_GPIO_C_ADDR   0x52B2U

◆ GPIO_RECVED_B_GPIO0_B_0_GPIO_C_MASK

#define GPIO_RECVED_B_GPIO0_B_0_GPIO_C_MASK   0x40U

◆ GPIO_RECVED_B_GPIO0_B_0_GPIO_C_POS

#define GPIO_RECVED_B_GPIO0_B_0_GPIO_C_POS   6U

◆ GPIO_RECVED_GPIO0_0_GPIO_C_ADDR

#define GPIO_RECVED_GPIO0_0_GPIO_C_ADDR   0x2B2U

◆ GPIO_RECVED_GPIO0_0_GPIO_C_MASK

#define GPIO_RECVED_GPIO0_0_GPIO_C_MASK   0x40U

◆ GPIO_RECVED_GPIO0_0_GPIO_C_POS

#define GPIO_RECVED_GPIO0_0_GPIO_C_POS   6U

◆ GPIO_REV_CDLY_GMSL_B_GPIOB_ADDR

#define GPIO_REV_CDLY_GMSL_B_GPIOB_ADDR   0x5031U

◆ GPIO_REV_CDLY_GMSL_B_GPIOB_MASK

#define GPIO_REV_CDLY_GMSL_B_GPIOB_MASK   0x3FU

◆ GPIO_REV_CDLY_GMSL_B_GPIOB_POS

#define GPIO_REV_CDLY_GMSL_B_GPIOB_POS   0U

◆ GPIO_REV_CDLY_GMSL_GPIOB_ADDR

#define GPIO_REV_CDLY_GMSL_GPIOB_ADDR   0x31U

◆ GPIO_REV_CDLY_GMSL_GPIOB_MASK

#define GPIO_REV_CDLY_GMSL_GPIOB_MASK   0x3FU

◆ GPIO_REV_CDLY_GMSL_GPIOB_POS

#define GPIO_REV_CDLY_GMSL_GPIOB_POS   0U

◆ GPIO_RX_EN_B_GPIO0_B_0_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_0_GPIO_A_ADDR   0x52B0U

◆ GPIO_RX_EN_B_GPIO0_B_0_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_0_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_0_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_0_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_10_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_10_GPIO_A_ADDR   0x52CEU

◆ GPIO_RX_EN_B_GPIO0_B_10_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_10_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_10_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_10_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_11_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_11_GPIO_A_ADDR   0x52D1U

◆ GPIO_RX_EN_B_GPIO0_B_11_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_11_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_11_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_11_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_12_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_12_GPIO_A_ADDR   0x52D4U

◆ GPIO_RX_EN_B_GPIO0_B_12_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_12_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_12_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_12_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_1_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_1_GPIO_A_ADDR   0x52B3U

◆ GPIO_RX_EN_B_GPIO0_B_1_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_1_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_1_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_1_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_2_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_2_GPIO_A_ADDR   0x52B6U

◆ GPIO_RX_EN_B_GPIO0_B_2_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_2_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_2_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_2_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_3_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_3_GPIO_A_ADDR   0x52B9U

◆ GPIO_RX_EN_B_GPIO0_B_3_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_3_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_3_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_3_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_4_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_4_GPIO_A_ADDR   0x52BCU

◆ GPIO_RX_EN_B_GPIO0_B_4_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_4_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_4_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_4_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_5_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_5_GPIO_A_ADDR   0x52BFU

◆ GPIO_RX_EN_B_GPIO0_B_5_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_5_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_5_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_5_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_6_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_6_GPIO_A_ADDR   0x52C2U

◆ GPIO_RX_EN_B_GPIO0_B_6_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_6_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_6_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_6_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_7_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_7_GPIO_A_ADDR   0x52C5U

◆ GPIO_RX_EN_B_GPIO0_B_7_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_7_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_7_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_7_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_8_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_8_GPIO_A_ADDR   0x52C8U

◆ GPIO_RX_EN_B_GPIO0_B_8_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_8_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_8_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_8_GPIO_A_POS   2U

◆ GPIO_RX_EN_B_GPIO0_B_9_GPIO_A_ADDR

#define GPIO_RX_EN_B_GPIO0_B_9_GPIO_A_ADDR   0x52CBU

◆ GPIO_RX_EN_B_GPIO0_B_9_GPIO_A_MASK

#define GPIO_RX_EN_B_GPIO0_B_9_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_B_GPIO0_B_9_GPIO_A_POS

#define GPIO_RX_EN_B_GPIO0_B_9_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO0_0_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO0_0_GPIO_A_ADDR   0x2B0U

◆ GPIO_RX_EN_GPIO0_0_GPIO_A_MASK

#define GPIO_RX_EN_GPIO0_0_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO0_0_GPIO_A_POS

#define GPIO_RX_EN_GPIO0_0_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO10_10_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO10_10_GPIO_A_ADDR   0x2CEU

◆ GPIO_RX_EN_GPIO10_10_GPIO_A_MASK

#define GPIO_RX_EN_GPIO10_10_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO10_10_GPIO_A_POS

#define GPIO_RX_EN_GPIO10_10_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO11_11_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO11_11_GPIO_A_ADDR   0x2D1U

◆ GPIO_RX_EN_GPIO11_11_GPIO_A_MASK

#define GPIO_RX_EN_GPIO11_11_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO11_11_GPIO_A_POS

#define GPIO_RX_EN_GPIO11_11_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO12_12_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO12_12_GPIO_A_ADDR   0x2D4U

◆ GPIO_RX_EN_GPIO12_12_GPIO_A_MASK

#define GPIO_RX_EN_GPIO12_12_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO12_12_GPIO_A_POS

#define GPIO_RX_EN_GPIO12_12_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO1_1_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO1_1_GPIO_A_ADDR   0x2B3U

◆ GPIO_RX_EN_GPIO1_1_GPIO_A_MASK

#define GPIO_RX_EN_GPIO1_1_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO1_1_GPIO_A_POS

#define GPIO_RX_EN_GPIO1_1_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO2_2_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO2_2_GPIO_A_ADDR   0x2B6U

◆ GPIO_RX_EN_GPIO2_2_GPIO_A_MASK

#define GPIO_RX_EN_GPIO2_2_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO2_2_GPIO_A_POS

#define GPIO_RX_EN_GPIO2_2_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO3_3_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO3_3_GPIO_A_ADDR   0x2B9U

◆ GPIO_RX_EN_GPIO3_3_GPIO_A_MASK

#define GPIO_RX_EN_GPIO3_3_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO3_3_GPIO_A_POS

#define GPIO_RX_EN_GPIO3_3_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO4_4_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO4_4_GPIO_A_ADDR   0x2BCU

◆ GPIO_RX_EN_GPIO4_4_GPIO_A_MASK

#define GPIO_RX_EN_GPIO4_4_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO4_4_GPIO_A_POS

#define GPIO_RX_EN_GPIO4_4_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO5_5_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO5_5_GPIO_A_ADDR   0x2BFU

◆ GPIO_RX_EN_GPIO5_5_GPIO_A_MASK

#define GPIO_RX_EN_GPIO5_5_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO5_5_GPIO_A_POS

#define GPIO_RX_EN_GPIO5_5_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO6_6_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO6_6_GPIO_A_ADDR   0x2C2U

◆ GPIO_RX_EN_GPIO6_6_GPIO_A_MASK

#define GPIO_RX_EN_GPIO6_6_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO6_6_GPIO_A_POS

#define GPIO_RX_EN_GPIO6_6_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO7_7_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO7_7_GPIO_A_ADDR   0x2C5U

◆ GPIO_RX_EN_GPIO7_7_GPIO_A_MASK

#define GPIO_RX_EN_GPIO7_7_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO7_7_GPIO_A_POS

#define GPIO_RX_EN_GPIO7_7_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO8_8_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO8_8_GPIO_A_ADDR   0x2C8U

◆ GPIO_RX_EN_GPIO8_8_GPIO_A_MASK

#define GPIO_RX_EN_GPIO8_8_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO8_8_GPIO_A_POS

#define GPIO_RX_EN_GPIO8_8_GPIO_A_POS   2U

◆ GPIO_RX_EN_GPIO9_9_GPIO_A_ADDR

#define GPIO_RX_EN_GPIO9_9_GPIO_A_ADDR   0x2CBU

◆ GPIO_RX_EN_GPIO9_9_GPIO_A_MASK

#define GPIO_RX_EN_GPIO9_9_GPIO_A_MASK   0x04U

◆ GPIO_RX_EN_GPIO9_9_GPIO_A_POS

#define GPIO_RX_EN_GPIO9_9_GPIO_A_POS   2U

◆ GPIO_RX_ID_B_GPIO0_B_0_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_0_GPIO_C_ADDR   0x52B2U

◆ GPIO_RX_ID_B_GPIO0_B_0_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_0_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_0_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_0_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_10_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_10_GPIO_C_ADDR   0x52D0U

◆ GPIO_RX_ID_B_GPIO0_B_10_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_10_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_10_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_10_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_11_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_11_GPIO_C_ADDR   0x52D3U

◆ GPIO_RX_ID_B_GPIO0_B_11_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_11_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_11_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_11_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_12_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_12_GPIO_C_ADDR   0x52D6U

◆ GPIO_RX_ID_B_GPIO0_B_12_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_12_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_12_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_12_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_1_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_1_GPIO_C_ADDR   0x52B5U

◆ GPIO_RX_ID_B_GPIO0_B_1_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_1_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_1_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_1_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_2_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_2_GPIO_C_ADDR   0x52B8U

◆ GPIO_RX_ID_B_GPIO0_B_2_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_2_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_2_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_2_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_3_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_3_GPIO_C_ADDR   0x52BBU

◆ GPIO_RX_ID_B_GPIO0_B_3_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_3_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_3_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_3_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_4_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_4_GPIO_C_ADDR   0x52BEU

◆ GPIO_RX_ID_B_GPIO0_B_4_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_4_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_4_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_4_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_5_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_5_GPIO_C_ADDR   0x52C1U

◆ GPIO_RX_ID_B_GPIO0_B_5_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_5_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_5_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_5_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_6_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_6_GPIO_C_ADDR   0x52C4U

◆ GPIO_RX_ID_B_GPIO0_B_6_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_6_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_6_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_6_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_7_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_7_GPIO_C_ADDR   0x52C7U

◆ GPIO_RX_ID_B_GPIO0_B_7_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_7_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_7_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_7_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_8_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_8_GPIO_C_ADDR   0x52CAU

◆ GPIO_RX_ID_B_GPIO0_B_8_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_8_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_8_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_8_GPIO_C_POS   0U

◆ GPIO_RX_ID_B_GPIO0_B_9_GPIO_C_ADDR

#define GPIO_RX_ID_B_GPIO0_B_9_GPIO_C_ADDR   0x52CDU

◆ GPIO_RX_ID_B_GPIO0_B_9_GPIO_C_MASK

#define GPIO_RX_ID_B_GPIO0_B_9_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_B_GPIO0_B_9_GPIO_C_POS

#define GPIO_RX_ID_B_GPIO0_B_9_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO0_0_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO0_0_GPIO_C_ADDR   0x2B2U

◆ GPIO_RX_ID_GPIO0_0_GPIO_C_MASK

#define GPIO_RX_ID_GPIO0_0_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO0_0_GPIO_C_POS

#define GPIO_RX_ID_GPIO0_0_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO10_10_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO10_10_GPIO_C_ADDR   0x2D0U

◆ GPIO_RX_ID_GPIO10_10_GPIO_C_MASK

#define GPIO_RX_ID_GPIO10_10_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO10_10_GPIO_C_POS

#define GPIO_RX_ID_GPIO10_10_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO11_11_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO11_11_GPIO_C_ADDR   0x2D3U

◆ GPIO_RX_ID_GPIO11_11_GPIO_C_MASK

#define GPIO_RX_ID_GPIO11_11_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO11_11_GPIO_C_POS

#define GPIO_RX_ID_GPIO11_11_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO12_12_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO12_12_GPIO_C_ADDR   0x2D6U

◆ GPIO_RX_ID_GPIO12_12_GPIO_C_MASK

#define GPIO_RX_ID_GPIO12_12_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO12_12_GPIO_C_POS

#define GPIO_RX_ID_GPIO12_12_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO1_1_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO1_1_GPIO_C_ADDR   0x2B5U

◆ GPIO_RX_ID_GPIO1_1_GPIO_C_MASK

#define GPIO_RX_ID_GPIO1_1_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO1_1_GPIO_C_POS

#define GPIO_RX_ID_GPIO1_1_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO2_2_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO2_2_GPIO_C_ADDR   0x2B8U

◆ GPIO_RX_ID_GPIO2_2_GPIO_C_MASK

#define GPIO_RX_ID_GPIO2_2_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO2_2_GPIO_C_POS

#define GPIO_RX_ID_GPIO2_2_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO3_3_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO3_3_GPIO_C_ADDR   0x2BBU

◆ GPIO_RX_ID_GPIO3_3_GPIO_C_MASK

#define GPIO_RX_ID_GPIO3_3_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO3_3_GPIO_C_POS

#define GPIO_RX_ID_GPIO3_3_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO4_4_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO4_4_GPIO_C_ADDR   0x2BEU

◆ GPIO_RX_ID_GPIO4_4_GPIO_C_MASK

#define GPIO_RX_ID_GPIO4_4_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO4_4_GPIO_C_POS

#define GPIO_RX_ID_GPIO4_4_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO5_5_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO5_5_GPIO_C_ADDR   0x2C1U

◆ GPIO_RX_ID_GPIO5_5_GPIO_C_MASK

#define GPIO_RX_ID_GPIO5_5_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO5_5_GPIO_C_POS

#define GPIO_RX_ID_GPIO5_5_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO6_6_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO6_6_GPIO_C_ADDR   0x2C4U

◆ GPIO_RX_ID_GPIO6_6_GPIO_C_MASK

#define GPIO_RX_ID_GPIO6_6_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO6_6_GPIO_C_POS

#define GPIO_RX_ID_GPIO6_6_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO7_7_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO7_7_GPIO_C_ADDR   0x2C7U

◆ GPIO_RX_ID_GPIO7_7_GPIO_C_MASK

#define GPIO_RX_ID_GPIO7_7_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO7_7_GPIO_C_POS

#define GPIO_RX_ID_GPIO7_7_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO8_8_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO8_8_GPIO_C_ADDR   0x2CAU

◆ GPIO_RX_ID_GPIO8_8_GPIO_C_MASK

#define GPIO_RX_ID_GPIO8_8_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO8_8_GPIO_C_POS

#define GPIO_RX_ID_GPIO8_8_GPIO_C_POS   0U

◆ GPIO_RX_ID_GPIO9_9_GPIO_C_ADDR

#define GPIO_RX_ID_GPIO9_9_GPIO_C_ADDR   0x2CDU

◆ GPIO_RX_ID_GPIO9_9_GPIO_C_MASK

#define GPIO_RX_ID_GPIO9_9_GPIO_C_MASK   0x1FU

◆ GPIO_RX_ID_GPIO9_9_GPIO_C_POS

#define GPIO_RX_ID_GPIO9_9_GPIO_C_POS   0U

◆ GPIO_TX_EN_B_GPIO0_B_0_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_0_GPIO_A_ADDR   0x52B0U

◆ GPIO_TX_EN_B_GPIO0_B_0_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_0_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_0_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_0_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_10_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_10_GPIO_A_ADDR   0x52CEU

◆ GPIO_TX_EN_B_GPIO0_B_10_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_10_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_10_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_10_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_11_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_11_GPIO_A_ADDR   0x52D1U

◆ GPIO_TX_EN_B_GPIO0_B_11_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_11_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_11_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_11_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_12_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_12_GPIO_A_ADDR   0x52D4U

◆ GPIO_TX_EN_B_GPIO0_B_12_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_12_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_12_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_12_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_1_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_1_GPIO_A_ADDR   0x52B3U

◆ GPIO_TX_EN_B_GPIO0_B_1_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_1_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_1_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_1_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_2_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_2_GPIO_A_ADDR   0x52B6U

◆ GPIO_TX_EN_B_GPIO0_B_2_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_2_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_2_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_2_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_3_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_3_GPIO_A_ADDR   0x52B9U

◆ GPIO_TX_EN_B_GPIO0_B_3_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_3_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_3_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_3_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_4_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_4_GPIO_A_ADDR   0x52BCU

◆ GPIO_TX_EN_B_GPIO0_B_4_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_4_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_4_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_4_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_5_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_5_GPIO_A_ADDR   0x52BFU

◆ GPIO_TX_EN_B_GPIO0_B_5_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_5_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_5_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_5_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_6_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_6_GPIO_A_ADDR   0x52C2U

◆ GPIO_TX_EN_B_GPIO0_B_6_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_6_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_6_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_6_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_7_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_7_GPIO_A_ADDR   0x52C5U

◆ GPIO_TX_EN_B_GPIO0_B_7_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_7_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_7_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_7_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_8_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_8_GPIO_A_ADDR   0x52C8U

◆ GPIO_TX_EN_B_GPIO0_B_8_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_8_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_8_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_8_GPIO_A_POS   1U

◆ GPIO_TX_EN_B_GPIO0_B_9_GPIO_A_ADDR

#define GPIO_TX_EN_B_GPIO0_B_9_GPIO_A_ADDR   0x52CBU

◆ GPIO_TX_EN_B_GPIO0_B_9_GPIO_A_MASK

#define GPIO_TX_EN_B_GPIO0_B_9_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_B_GPIO0_B_9_GPIO_A_POS

#define GPIO_TX_EN_B_GPIO0_B_9_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO0_0_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO0_0_GPIO_A_ADDR   0x2B0U

◆ GPIO_TX_EN_GPIO0_0_GPIO_A_MASK

#define GPIO_TX_EN_GPIO0_0_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO0_0_GPIO_A_POS

#define GPIO_TX_EN_GPIO0_0_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO10_10_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO10_10_GPIO_A_ADDR   0x2CEU

◆ GPIO_TX_EN_GPIO10_10_GPIO_A_MASK

#define GPIO_TX_EN_GPIO10_10_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO10_10_GPIO_A_POS

#define GPIO_TX_EN_GPIO10_10_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO11_11_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO11_11_GPIO_A_ADDR   0x2D1U

◆ GPIO_TX_EN_GPIO11_11_GPIO_A_MASK

#define GPIO_TX_EN_GPIO11_11_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO11_11_GPIO_A_POS

#define GPIO_TX_EN_GPIO11_11_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO12_12_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO12_12_GPIO_A_ADDR   0x2D4U

◆ GPIO_TX_EN_GPIO12_12_GPIO_A_MASK

#define GPIO_TX_EN_GPIO12_12_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO12_12_GPIO_A_POS

#define GPIO_TX_EN_GPIO12_12_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO1_1_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO1_1_GPIO_A_ADDR   0x2B3U

◆ GPIO_TX_EN_GPIO1_1_GPIO_A_MASK

#define GPIO_TX_EN_GPIO1_1_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO1_1_GPIO_A_POS

#define GPIO_TX_EN_GPIO1_1_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO2_2_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO2_2_GPIO_A_ADDR   0x2B6U

◆ GPIO_TX_EN_GPIO2_2_GPIO_A_MASK

#define GPIO_TX_EN_GPIO2_2_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO2_2_GPIO_A_POS

#define GPIO_TX_EN_GPIO2_2_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO3_3_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO3_3_GPIO_A_ADDR   0x2B9U

◆ GPIO_TX_EN_GPIO3_3_GPIO_A_MASK

#define GPIO_TX_EN_GPIO3_3_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO3_3_GPIO_A_POS

#define GPIO_TX_EN_GPIO3_3_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO4_4_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO4_4_GPIO_A_ADDR   0x2BCU

◆ GPIO_TX_EN_GPIO4_4_GPIO_A_MASK

#define GPIO_TX_EN_GPIO4_4_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO4_4_GPIO_A_POS

#define GPIO_TX_EN_GPIO4_4_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO5_5_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO5_5_GPIO_A_ADDR   0x2BFU

◆ GPIO_TX_EN_GPIO5_5_GPIO_A_MASK

#define GPIO_TX_EN_GPIO5_5_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO5_5_GPIO_A_POS

#define GPIO_TX_EN_GPIO5_5_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO6_6_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO6_6_GPIO_A_ADDR   0x2C2U

◆ GPIO_TX_EN_GPIO6_6_GPIO_A_MASK

#define GPIO_TX_EN_GPIO6_6_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO6_6_GPIO_A_POS

#define GPIO_TX_EN_GPIO6_6_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO7_7_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO7_7_GPIO_A_ADDR   0x2C5U

◆ GPIO_TX_EN_GPIO7_7_GPIO_A_MASK

#define GPIO_TX_EN_GPIO7_7_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO7_7_GPIO_A_POS

#define GPIO_TX_EN_GPIO7_7_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO8_8_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO8_8_GPIO_A_ADDR   0x2C8U

◆ GPIO_TX_EN_GPIO8_8_GPIO_A_MASK

#define GPIO_TX_EN_GPIO8_8_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO8_8_GPIO_A_POS

#define GPIO_TX_EN_GPIO8_8_GPIO_A_POS   1U

◆ GPIO_TX_EN_GPIO9_9_GPIO_A_ADDR

#define GPIO_TX_EN_GPIO9_9_GPIO_A_ADDR   0x2CBU

◆ GPIO_TX_EN_GPIO9_9_GPIO_A_MASK

#define GPIO_TX_EN_GPIO9_9_GPIO_A_MASK   0x02U

◆ GPIO_TX_EN_GPIO9_9_GPIO_A_POS

#define GPIO_TX_EN_GPIO9_9_GPIO_A_POS   1U

◆ GPIO_TX_ID_B_GPIO0_B_0_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_0_GPIO_B_ADDR   0x52B1U

◆ GPIO_TX_ID_B_GPIO0_B_0_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_0_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_0_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_0_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_10_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_10_GPIO_B_ADDR   0x52CFU

◆ GPIO_TX_ID_B_GPIO0_B_10_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_10_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_10_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_10_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_11_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_11_GPIO_B_ADDR   0x52D2U

◆ GPIO_TX_ID_B_GPIO0_B_11_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_11_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_11_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_11_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_12_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_12_GPIO_B_ADDR   0x52D5U

◆ GPIO_TX_ID_B_GPIO0_B_12_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_12_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_12_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_12_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_1_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_1_GPIO_B_ADDR   0x52B4U

◆ GPIO_TX_ID_B_GPIO0_B_1_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_1_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_1_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_1_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_2_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_2_GPIO_B_ADDR   0x52B7U

◆ GPIO_TX_ID_B_GPIO0_B_2_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_2_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_2_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_2_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_3_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_3_GPIO_B_ADDR   0x52BAU

◆ GPIO_TX_ID_B_GPIO0_B_3_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_3_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_3_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_3_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_4_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_4_GPIO_B_ADDR   0x52BDU

◆ GPIO_TX_ID_B_GPIO0_B_4_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_4_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_4_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_4_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_5_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_5_GPIO_B_ADDR   0x52C0U

◆ GPIO_TX_ID_B_GPIO0_B_5_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_5_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_5_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_5_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_6_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_6_GPIO_B_ADDR   0x52C3U

◆ GPIO_TX_ID_B_GPIO0_B_6_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_6_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_6_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_6_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_7_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_7_GPIO_B_ADDR   0x52C6U

◆ GPIO_TX_ID_B_GPIO0_B_7_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_7_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_7_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_7_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_8_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_8_GPIO_B_ADDR   0x52C9U

◆ GPIO_TX_ID_B_GPIO0_B_8_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_8_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_8_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_8_GPIO_B_POS   0U

◆ GPIO_TX_ID_B_GPIO0_B_9_GPIO_B_ADDR

#define GPIO_TX_ID_B_GPIO0_B_9_GPIO_B_ADDR   0x52CCU

◆ GPIO_TX_ID_B_GPIO0_B_9_GPIO_B_MASK

#define GPIO_TX_ID_B_GPIO0_B_9_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_B_GPIO0_B_9_GPIO_B_POS

#define GPIO_TX_ID_B_GPIO0_B_9_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO0_0_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO0_0_GPIO_B_ADDR   0x2B1U

◆ GPIO_TX_ID_GPIO0_0_GPIO_B_MASK

#define GPIO_TX_ID_GPIO0_0_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO0_0_GPIO_B_POS

#define GPIO_TX_ID_GPIO0_0_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO10_10_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO10_10_GPIO_B_ADDR   0x2CFU

◆ GPIO_TX_ID_GPIO10_10_GPIO_B_MASK

#define GPIO_TX_ID_GPIO10_10_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO10_10_GPIO_B_POS

#define GPIO_TX_ID_GPIO10_10_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO11_11_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO11_11_GPIO_B_ADDR   0x2D2U

◆ GPIO_TX_ID_GPIO11_11_GPIO_B_MASK

#define GPIO_TX_ID_GPIO11_11_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO11_11_GPIO_B_POS

#define GPIO_TX_ID_GPIO11_11_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO12_12_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO12_12_GPIO_B_ADDR   0x2D5U

◆ GPIO_TX_ID_GPIO12_12_GPIO_B_MASK

#define GPIO_TX_ID_GPIO12_12_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO12_12_GPIO_B_POS

#define GPIO_TX_ID_GPIO12_12_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO1_1_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO1_1_GPIO_B_ADDR   0x2B4U

◆ GPIO_TX_ID_GPIO1_1_GPIO_B_MASK

#define GPIO_TX_ID_GPIO1_1_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO1_1_GPIO_B_POS

#define GPIO_TX_ID_GPIO1_1_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO2_2_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO2_2_GPIO_B_ADDR   0x2B7U

◆ GPIO_TX_ID_GPIO2_2_GPIO_B_MASK

#define GPIO_TX_ID_GPIO2_2_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO2_2_GPIO_B_POS

#define GPIO_TX_ID_GPIO2_2_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO3_3_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO3_3_GPIO_B_ADDR   0x2BAU

◆ GPIO_TX_ID_GPIO3_3_GPIO_B_MASK

#define GPIO_TX_ID_GPIO3_3_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO3_3_GPIO_B_POS

#define GPIO_TX_ID_GPIO3_3_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO4_4_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO4_4_GPIO_B_ADDR   0x2BDU

◆ GPIO_TX_ID_GPIO4_4_GPIO_B_MASK

#define GPIO_TX_ID_GPIO4_4_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO4_4_GPIO_B_POS

#define GPIO_TX_ID_GPIO4_4_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO5_5_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO5_5_GPIO_B_ADDR   0x2C0U

◆ GPIO_TX_ID_GPIO5_5_GPIO_B_MASK

#define GPIO_TX_ID_GPIO5_5_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO5_5_GPIO_B_POS

#define GPIO_TX_ID_GPIO5_5_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO6_6_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO6_6_GPIO_B_ADDR   0x2C3U

◆ GPIO_TX_ID_GPIO6_6_GPIO_B_MASK

#define GPIO_TX_ID_GPIO6_6_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO6_6_GPIO_B_POS

#define GPIO_TX_ID_GPIO6_6_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO7_7_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO7_7_GPIO_B_ADDR   0x2C6U

◆ GPIO_TX_ID_GPIO7_7_GPIO_B_MASK

#define GPIO_TX_ID_GPIO7_7_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO7_7_GPIO_B_POS

#define GPIO_TX_ID_GPIO7_7_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO8_8_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO8_8_GPIO_B_ADDR   0x2C9U

◆ GPIO_TX_ID_GPIO8_8_GPIO_B_MASK

#define GPIO_TX_ID_GPIO8_8_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO8_8_GPIO_B_POS

#define GPIO_TX_ID_GPIO8_8_GPIO_B_POS   0U

◆ GPIO_TX_ID_GPIO9_9_GPIO_B_ADDR

#define GPIO_TX_ID_GPIO9_9_GPIO_B_ADDR   0x2CCU

◆ GPIO_TX_ID_GPIO9_9_GPIO_B_MASK

#define GPIO_TX_ID_GPIO9_9_GPIO_B_MASK   0x1FU

◆ GPIO_TX_ID_GPIO9_9_GPIO_B_POS

#define GPIO_TX_ID_GPIO9_9_GPIO_B_POS   0U

◆ GPIO_TX_WNDW_GMSL_B_GPIOB_ADDR

#define GPIO_TX_WNDW_GMSL_B_GPIOB_ADDR   0x5031U

◆ GPIO_TX_WNDW_GMSL_B_GPIOB_MASK

#define GPIO_TX_WNDW_GMSL_B_GPIOB_MASK   0xC0U

◆ GPIO_TX_WNDW_GMSL_B_GPIOB_POS

#define GPIO_TX_WNDW_GMSL_B_GPIOB_POS   6U

◆ GPIO_TX_WNDW_GMSL_GPIOB_ADDR

#define GPIO_TX_WNDW_GMSL_GPIOB_ADDR   0x31U

◆ GPIO_TX_WNDW_GMSL_GPIOB_MASK

#define GPIO_TX_WNDW_GMSL_GPIOB_MASK   0xC0U

◆ GPIO_TX_WNDW_GMSL_GPIOB_POS

#define GPIO_TX_WNDW_GMSL_GPIOB_POS   6U

◆ GRAD_INCR_VRX_PATGEN_0_GRAD_INCR_ADDR

#define GRAD_INCR_VRX_PATGEN_0_GRAD_INCR_ADDR   0x25DU

◆ GRAD_INCR_VRX_PATGEN_0_GRAD_INCR_MASK

#define GRAD_INCR_VRX_PATGEN_0_GRAD_INCR_MASK   0xFFU

◆ GRAD_INCR_VRX_PATGEN_0_GRAD_INCR_POS

#define GRAD_INCR_VRX_PATGEN_0_GRAD_INCR_POS   0U

◆ GRAD_MODE_VRX_PATGEN_0_PATGEN_1_ADDR

#define GRAD_MODE_VRX_PATGEN_0_PATGEN_1_ADDR   0x241U

◆ GRAD_MODE_VRX_PATGEN_0_PATGEN_1_MASK

#define GRAD_MODE_VRX_PATGEN_0_PATGEN_1_MASK   0x80U

◆ GRAD_MODE_VRX_PATGEN_0_PATGEN_1_POS

#define GRAD_MODE_VRX_PATGEN_0_PATGEN_1_POS   7U

◆ HD_TR_MODE_VID_RX_Y_VIDEO_RX3_ADDR

#define HD_TR_MODE_VID_RX_Y_VIDEO_RX3_ADDR   0x115U

◆ HD_TR_MODE_VID_RX_Y_VIDEO_RX3_MASK

#define HD_TR_MODE_VID_RX_Y_VIDEO_RX3_MASK   0x40U

◆ HD_TR_MODE_VID_RX_Y_VIDEO_RX3_POS

#define HD_TR_MODE_VID_RX_Y_VIDEO_RX3_POS   6U

◆ HD_TR_MODE_VID_RX_Z_VIDEO_RX3_ADDR

#define HD_TR_MODE_VID_RX_Z_VIDEO_RX3_ADDR   0x127U

◆ HD_TR_MODE_VID_RX_Z_VIDEO_RX3_MASK

#define HD_TR_MODE_VID_RX_Z_VIDEO_RX3_MASK   0x40U

◆ HD_TR_MODE_VID_RX_Z_VIDEO_RX3_POS

#define HD_TR_MODE_VID_RX_Z_VIDEO_RX3_POS   6U

◆ HLOCKED_VID_RX_Y_VIDEO_RX3_ADDR

#define HLOCKED_VID_RX_Y_VIDEO_RX3_ADDR   0x115U

◆ HLOCKED_VID_RX_Y_VIDEO_RX3_MASK

#define HLOCKED_VID_RX_Y_VIDEO_RX3_MASK   0x08U

◆ HLOCKED_VID_RX_Y_VIDEO_RX3_POS

#define HLOCKED_VID_RX_Y_VIDEO_RX3_POS   3U

◆ HLOCKED_VID_RX_Z_VIDEO_RX3_ADDR

#define HLOCKED_VID_RX_Z_VIDEO_RX3_ADDR   0x127U

◆ HLOCKED_VID_RX_Z_VIDEO_RX3_MASK

#define HLOCKED_VID_RX_Z_VIDEO_RX3_MASK   0x08U

◆ HLOCKED_VID_RX_Z_VIDEO_RX3_POS

#define HLOCKED_VID_RX_Z_VIDEO_RX3_POS   3U

◆ HS_CNT_0_VRX_PATGEN_0_HS_CNT_0_ADDR

#define HS_CNT_0_VRX_PATGEN_0_HS_CNT_0_ADDR   0x253U

◆ HS_CNT_0_VRX_PATGEN_0_HS_CNT_0_MASK

#define HS_CNT_0_VRX_PATGEN_0_HS_CNT_0_MASK   0xFFU

◆ HS_CNT_0_VRX_PATGEN_0_HS_CNT_0_POS

#define HS_CNT_0_VRX_PATGEN_0_HS_CNT_0_POS   0U

◆ HS_CNT_1_VRX_PATGEN_0_HS_CNT_1_ADDR

#define HS_CNT_1_VRX_PATGEN_0_HS_CNT_1_ADDR   0x252U

◆ HS_CNT_1_VRX_PATGEN_0_HS_CNT_1_MASK

#define HS_CNT_1_VRX_PATGEN_0_HS_CNT_1_MASK   0xFFU

◆ HS_CNT_1_VRX_PATGEN_0_HS_CNT_1_POS

#define HS_CNT_1_VRX_PATGEN_0_HS_CNT_1_POS   0U

◆ HS_DET_Y_MISC_HS_VS_ACT_Y_ADDR

#define HS_DET_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U

◆ HS_DET_Y_MISC_HS_VS_ACT_Y_MASK

#define HS_DET_Y_MISC_HS_VS_ACT_Y_MASK   0x10U

◆ HS_DET_Y_MISC_HS_VS_ACT_Y_POS

#define HS_DET_Y_MISC_HS_VS_ACT_Y_POS   4U

◆ HS_DET_Z_MISC_HS_VS_ACT_Z_ADDR

#define HS_DET_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U

◆ HS_DET_Z_MISC_HS_VS_ACT_Z_MASK

#define HS_DET_Z_MISC_HS_VS_ACT_Z_MASK   0x10U

◆ HS_DET_Z_MISC_HS_VS_ACT_Z_POS

#define HS_DET_Z_MISC_HS_VS_ACT_Z_POS   4U

◆ HS_HIGH_0_VRX_PATGEN_0_HS_HIGH_0_ADDR

#define HS_HIGH_0_VRX_PATGEN_0_HS_HIGH_0_ADDR   0x24FU

◆ HS_HIGH_0_VRX_PATGEN_0_HS_HIGH_0_MASK

#define HS_HIGH_0_VRX_PATGEN_0_HS_HIGH_0_MASK   0xFFU

◆ HS_HIGH_0_VRX_PATGEN_0_HS_HIGH_0_POS

#define HS_HIGH_0_VRX_PATGEN_0_HS_HIGH_0_POS   0U

◆ HS_HIGH_1_VRX_PATGEN_0_HS_HIGH_1_ADDR

#define HS_HIGH_1_VRX_PATGEN_0_HS_HIGH_1_ADDR   0x24EU

◆ HS_HIGH_1_VRX_PATGEN_0_HS_HIGH_1_MASK

#define HS_HIGH_1_VRX_PATGEN_0_HS_HIGH_1_MASK   0xFFU

◆ HS_HIGH_1_VRX_PATGEN_0_HS_HIGH_1_POS

#define HS_HIGH_1_VRX_PATGEN_0_HS_HIGH_1_POS   0U

◆ HS_INV_VRX_PATGEN_0_PATGEN_0_ADDR

#define HS_INV_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U

◆ HS_INV_VRX_PATGEN_0_PATGEN_0_MASK

#define HS_INV_VRX_PATGEN_0_PATGEN_0_MASK   0x08U

◆ HS_INV_VRX_PATGEN_0_PATGEN_0_POS

#define HS_INV_VRX_PATGEN_0_PATGEN_0_POS   3U

◆ HS_LOW_0_VRX_PATGEN_0_HS_LOW_0_ADDR

#define HS_LOW_0_VRX_PATGEN_0_HS_LOW_0_ADDR   0x251U

◆ HS_LOW_0_VRX_PATGEN_0_HS_LOW_0_MASK

#define HS_LOW_0_VRX_PATGEN_0_HS_LOW_0_MASK   0xFFU

◆ HS_LOW_0_VRX_PATGEN_0_HS_LOW_0_POS

#define HS_LOW_0_VRX_PATGEN_0_HS_LOW_0_POS   0U

◆ HS_LOW_1_VRX_PATGEN_0_HS_LOW_1_ADDR

#define HS_LOW_1_VRX_PATGEN_0_HS_LOW_1_ADDR   0x250U

◆ HS_LOW_1_VRX_PATGEN_0_HS_LOW_1_MASK

#define HS_LOW_1_VRX_PATGEN_0_HS_LOW_1_MASK   0xFFU

◆ HS_LOW_1_VRX_PATGEN_0_HS_LOW_1_POS

#define HS_LOW_1_VRX_PATGEN_0_HS_LOW_1_POS   0U

◆ HS_OUT1_MISC_CFG_2_ADDR

#define HS_OUT1_MISC_CFG_2_ADDR   0x542U

◆ HS_OUT1_MISC_CFG_2_MASK

#define HS_OUT1_MISC_CFG_2_MASK   0xE0U

◆ HS_OUT1_MISC_CFG_2_POS

#define HS_OUT1_MISC_CFG_2_POS   5U

◆ HS_POL_Y_MISC_HS_VS_ACT_Y_ADDR

#define HS_POL_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U

◆ HS_POL_Y_MISC_HS_VS_ACT_Y_MASK

#define HS_POL_Y_MISC_HS_VS_ACT_Y_MASK   0x01U

◆ HS_POL_Y_MISC_HS_VS_ACT_Y_POS

#define HS_POL_Y_MISC_HS_VS_ACT_Y_POS   0U

◆ HS_POL_Z_MISC_HS_VS_ACT_Z_ADDR

#define HS_POL_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U

◆ HS_POL_Z_MISC_HS_VS_ACT_Z_MASK

#define HS_POL_Z_MISC_HS_VS_ACT_Z_MASK   0x01U

◆ HS_POL_Z_MISC_HS_VS_ACT_Z_POS

#define HS_POL_Z_MISC_HS_VS_ACT_Z_POS   0U

◆ HSYNCPOL_WM_WM_2_ADDR

#define HSYNCPOL_WM_WM_2_ADDR   0x192U

◆ HSYNCPOL_WM_WM_2_MASK

#define HSYNCPOL_WM_WM_2_MASK   0x08U

◆ HSYNCPOL_WM_WM_2_POS

#define HSYNCPOL_WM_WM_2_POS   3U

◆ HTRACKEN_VID_RX_Y_VIDEO_RX3_ADDR

#define HTRACKEN_VID_RX_Y_VIDEO_RX3_ADDR   0x115U

◆ HTRACKEN_VID_RX_Y_VIDEO_RX3_MASK

#define HTRACKEN_VID_RX_Y_VIDEO_RX3_MASK   0x01U

◆ HTRACKEN_VID_RX_Y_VIDEO_RX3_POS

#define HTRACKEN_VID_RX_Y_VIDEO_RX3_POS   0U

◆ HTRACKEN_VID_RX_Z_VIDEO_RX3_ADDR

#define HTRACKEN_VID_RX_Z_VIDEO_RX3_ADDR   0x127U

◆ HTRACKEN_VID_RX_Z_VIDEO_RX3_MASK

#define HTRACKEN_VID_RX_Z_VIDEO_RX3_MASK   0x01U

◆ HTRACKEN_VID_RX_Z_VIDEO_RX3_POS

#define HTRACKEN_VID_RX_Z_VIDEO_RX3_POS   0U

◆ I2C_INTREG_SLV_1_TO_CC_EXT_I2C_PT_1_ADDR

#define I2C_INTREG_SLV_1_TO_CC_EXT_I2C_PT_1_ADDR   0x80FU

◆ I2C_INTREG_SLV_1_TO_CC_EXT_I2C_PT_1_MASK

#define I2C_INTREG_SLV_1_TO_CC_EXT_I2C_PT_1_MASK   0x07U

◆ I2C_INTREG_SLV_1_TO_CC_EXT_I2C_PT_1_POS

#define I2C_INTREG_SLV_1_TO_CC_EXT_I2C_PT_1_POS   0U

◆ I2C_INTREG_SLV_2_TO_CC_EXT_I2C_PT_1_ADDR

#define I2C_INTREG_SLV_2_TO_CC_EXT_I2C_PT_1_ADDR   0x80FU

◆ I2C_INTREG_SLV_2_TO_CC_EXT_I2C_PT_1_MASK

#define I2C_INTREG_SLV_2_TO_CC_EXT_I2C_PT_1_MASK   0x38U

◆ I2C_INTREG_SLV_2_TO_CC_EXT_I2C_PT_1_POS

#define I2C_INTREG_SLV_2_TO_CC_EXT_I2C_PT_1_POS   3U

◆ I2C_INTREG_SLV_TO_CC_EXT_I2C_PT_0_ADDR

#define I2C_INTREG_SLV_TO_CC_EXT_I2C_PT_0_ADDR   0x80EU

◆ I2C_INTREG_SLV_TO_CC_EXT_I2C_PT_0_MASK

#define I2C_INTREG_SLV_TO_CC_EXT_I2C_PT_0_MASK   0x07U

◆ I2C_INTREG_SLV_TO_CC_EXT_I2C_PT_0_POS

#define I2C_INTREG_SLV_TO_CC_EXT_I2C_PT_0_POS   0U

◆ I2C_REGSLV_0_TIMED_OUT_CC_EXT_I2C_PT_0_ADDR

#define I2C_REGSLV_0_TIMED_OUT_CC_EXT_I2C_PT_0_ADDR   0x80EU

◆ I2C_REGSLV_0_TIMED_OUT_CC_EXT_I2C_PT_0_MASK

#define I2C_REGSLV_0_TIMED_OUT_CC_EXT_I2C_PT_0_MASK   0x40U

◆ I2C_REGSLV_0_TIMED_OUT_CC_EXT_I2C_PT_0_POS

#define I2C_REGSLV_0_TIMED_OUT_CC_EXT_I2C_PT_0_POS   6U

◆ I2C_REGSLV_1_TIMED_OUT_CC_EXT_I2C_PT_1_ADDR

#define I2C_REGSLV_1_TIMED_OUT_CC_EXT_I2C_PT_1_ADDR   0x80FU

◆ I2C_REGSLV_1_TIMED_OUT_CC_EXT_I2C_PT_1_MASK

#define I2C_REGSLV_1_TIMED_OUT_CC_EXT_I2C_PT_1_MASK   0x40U

◆ I2C_REGSLV_1_TIMED_OUT_CC_EXT_I2C_PT_1_POS

#define I2C_REGSLV_1_TIMED_OUT_CC_EXT_I2C_PT_1_POS   6U

◆ I2C_REGSLV_2_TIMED_OUT_CC_EXT_I2C_PT_1_ADDR

#define I2C_REGSLV_2_TIMED_OUT_CC_EXT_I2C_PT_1_ADDR   0x80FU

◆ I2C_REGSLV_2_TIMED_OUT_CC_EXT_I2C_PT_1_MASK

#define I2C_REGSLV_2_TIMED_OUT_CC_EXT_I2C_PT_1_MASK   0x80U

◆ I2C_REGSLV_2_TIMED_OUT_CC_EXT_I2C_PT_1_POS

#define I2C_REGSLV_2_TIMED_OUT_CC_EXT_I2C_PT_1_POS   7U

◆ I2C_TIMED_OUT_1_CC_I2C_PT_2_ADDR

#define I2C_TIMED_OUT_1_CC_I2C_PT_2_ADDR   0x4EU

◆ I2C_TIMED_OUT_1_CC_I2C_PT_2_MASK

#define I2C_TIMED_OUT_1_CC_I2C_PT_2_MASK   0x04U

◆ I2C_TIMED_OUT_1_CC_I2C_PT_2_POS

#define I2C_TIMED_OUT_1_CC_I2C_PT_2_POS   2U

◆ I2C_TIMED_OUT_2_CC_I2C_PT_2_ADDR

#define I2C_TIMED_OUT_2_CC_I2C_PT_2_ADDR   0x4EU

◆ I2C_TIMED_OUT_2_CC_I2C_PT_2_MASK

#define I2C_TIMED_OUT_2_CC_I2C_PT_2_MASK   0x40U

◆ I2C_TIMED_OUT_2_CC_I2C_PT_2_POS

#define I2C_TIMED_OUT_2_CC_I2C_PT_2_POS   6U

◆ I2C_TIMED_OUT_CC_I2C_7_ADDR

#define I2C_TIMED_OUT_CC_I2C_7_ADDR   0x47U

◆ I2C_TIMED_OUT_CC_I2C_7_MASK

#define I2C_TIMED_OUT_CC_I2C_7_MASK   0x04U

◆ I2C_TIMED_OUT_CC_I2C_7_POS

#define I2C_TIMED_OUT_CC_I2C_7_POS   2U

◆ I2C_UART_CRC_ERR_INT_FUNC_SAFE_FS_INTR1_ADDR

#define I2C_UART_CRC_ERR_INT_FUNC_SAFE_FS_INTR1_ADDR   0x3011U

◆ I2C_UART_CRC_ERR_INT_FUNC_SAFE_FS_INTR1_MASK

#define I2C_UART_CRC_ERR_INT_FUNC_SAFE_FS_INTR1_MASK   0x40U

◆ I2C_UART_CRC_ERR_INT_FUNC_SAFE_FS_INTR1_POS

#define I2C_UART_CRC_ERR_INT_FUNC_SAFE_FS_INTR1_POS   6U

◆ I2C_UART_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR

#define I2C_UART_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U

◆ I2C_UART_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK

#define I2C_UART_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK   0x40U

◆ I2C_UART_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_POS

#define I2C_UART_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_POS   6U

◆ I2C_UART_MSGCNTR_ERR_INT_FUNC_SAFE_FS_INTR1_ADDR

#define I2C_UART_MSGCNTR_ERR_INT_FUNC_SAFE_FS_INTR1_ADDR   0x3011U

◆ I2C_UART_MSGCNTR_ERR_INT_FUNC_SAFE_FS_INTR1_MASK

#define I2C_UART_MSGCNTR_ERR_INT_FUNC_SAFE_FS_INTR1_MASK   0x80U

◆ I2C_UART_MSGCNTR_ERR_INT_FUNC_SAFE_FS_INTR1_POS

#define I2C_UART_MSGCNTR_ERR_INT_FUNC_SAFE_FS_INTR1_POS   7U

◆ I2C_UART_MSGCNTR_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR

#define I2C_UART_MSGCNTR_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U

◆ I2C_UART_MSGCNTR_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK

#define I2C_UART_MSGCNTR_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK   0x80U

◆ I2C_UART_MSGCNTR_ERR_OEN_FUNC_SAFE_FS_INTR0_POS

#define I2C_UART_MSGCNTR_ERR_OEN_FUNC_SAFE_FS_INTR0_POS   7U

◆ I2C_WR_COMPUTE_FUNC_SAFE_REGCRC0_ADDR

#define I2C_WR_COMPUTE_FUNC_SAFE_REGCRC0_ADDR   0x3000U

◆ I2C_WR_COMPUTE_FUNC_SAFE_REGCRC0_MASK

#define I2C_WR_COMPUTE_FUNC_SAFE_REGCRC0_MASK   0x08U

◆ I2C_WR_COMPUTE_FUNC_SAFE_REGCRC0_POS

#define I2C_WR_COMPUTE_FUNC_SAFE_REGCRC0_POS   3U

◆ I2CSEL_DEV_REG6_ADDR

#define I2CSEL_DEV_REG6_ADDR   0x06U

◆ I2CSEL_DEV_REG6_MASK

#define I2CSEL_DEV_REG6_MASK   0x10U

◆ I2CSEL_DEV_REG6_POS

#define I2CSEL_DEV_REG6_POS   4U

◆ IDLE_ERR_B_TCTRL_EXT_CNT2_ADDR

#define IDLE_ERR_B_TCTRL_EXT_CNT2_ADDR   0x5024U

◆ IDLE_ERR_B_TCTRL_EXT_CNT2_MASK

#define IDLE_ERR_B_TCTRL_EXT_CNT2_MASK   0xFFU

◆ IDLE_ERR_B_TCTRL_EXT_CNT2_POS

#define IDLE_ERR_B_TCTRL_EXT_CNT2_POS   0U

◆ IDLE_ERR_FLAG_B_TCTRL_EXT_INTR11_ADDR

#define IDLE_ERR_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U

◆ IDLE_ERR_FLAG_B_TCTRL_EXT_INTR11_MASK

#define IDLE_ERR_FLAG_B_TCTRL_EXT_INTR11_MASK   0x40U

◆ IDLE_ERR_FLAG_B_TCTRL_EXT_INTR11_POS

#define IDLE_ERR_FLAG_B_TCTRL_EXT_INTR11_POS   6U

◆ IDLE_ERR_FLAG_TCTRL_INTR3_ADDR

#define IDLE_ERR_FLAG_TCTRL_INTR3_ADDR   0x1BU

◆ IDLE_ERR_FLAG_TCTRL_INTR3_MASK

#define IDLE_ERR_FLAG_TCTRL_INTR3_MASK   0x04U

◆ IDLE_ERR_FLAG_TCTRL_INTR3_POS

#define IDLE_ERR_FLAG_TCTRL_INTR3_POS   2U

◆ IDLE_ERR_OEN_B_TCTRL_EXT_INTR10_ADDR

#define IDLE_ERR_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U

◆ IDLE_ERR_OEN_B_TCTRL_EXT_INTR10_MASK

#define IDLE_ERR_OEN_B_TCTRL_EXT_INTR10_MASK   0x40U

◆ IDLE_ERR_OEN_B_TCTRL_EXT_INTR10_POS

#define IDLE_ERR_OEN_B_TCTRL_EXT_INTR10_POS   6U

◆ IDLE_ERR_OEN_TCTRL_INTR2_ADDR

#define IDLE_ERR_OEN_TCTRL_INTR2_ADDR   0x1AU

◆ IDLE_ERR_OEN_TCTRL_INTR2_MASK

#define IDLE_ERR_OEN_TCTRL_INTR2_MASK   0x04U

◆ IDLE_ERR_OEN_TCTRL_INTR2_POS

#define IDLE_ERR_OEN_TCTRL_INTR2_POS   2U

◆ IDLE_ERR_TCTRL_CNT2_ADDR

#define IDLE_ERR_TCTRL_CNT2_ADDR   0x24U

◆ IDLE_ERR_TCTRL_CNT2_MASK

#define IDLE_ERR_TCTRL_CNT2_MASK   0xFFU

◆ IDLE_ERR_TCTRL_CNT2_POS

#define IDLE_ERR_TCTRL_CNT2_POS   0U

◆ IIC_1_EN_DEV_REG1_ADDR

#define IIC_1_EN_DEV_REG1_ADDR   0x01U

◆ IIC_1_EN_DEV_REG1_MASK

#define IIC_1_EN_DEV_REG1_MASK   0x40U

◆ IIC_1_EN_DEV_REG1_POS

#define IIC_1_EN_DEV_REG1_POS   6U

◆ IIC_2_EN_DEV_REG1_ADDR

#define IIC_2_EN_DEV_REG1_ADDR   0x01U

◆ IIC_2_EN_DEV_REG1_MASK

#define IIC_2_EN_DEV_REG1_MASK   0x80U

◆ IIC_2_EN_DEV_REG1_POS

#define IIC_2_EN_DEV_REG1_POS   7U

◆ INJECT_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_ADDR

#define INJECT_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_ADDR   0x304FU

◆ INJECT_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_MASK

#define INJECT_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_MASK   0x02U

◆ INJECT_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_POS

#define INJECT_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_POS   1U

◆ INJECT_RTTN_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_ADDR

#define INJECT_RTTN_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_ADDR   0x304FU

◆ INJECT_RTTN_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_MASK

#define INJECT_RTTN_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_MASK   0x01U

◆ INJECT_RTTN_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_POS

#define INJECT_RTTN_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_POS   0U

◆ K_VAL_FSYNC_FSYNC_2_ADDR

#define K_VAL_FSYNC_FSYNC_2_ADDR   0x3E2U

◆ K_VAL_FSYNC_FSYNC_2_MASK

#define K_VAL_FSYNC_FSYNC_2_MASK   0x0FU

◆ K_VAL_FSYNC_FSYNC_2_POS

#define K_VAL_FSYNC_FSYNC_2_POS   0U

◆ K_VAL_SIGN_FSYNC_FSYNC_2_ADDR

#define K_VAL_SIGN_FSYNC_FSYNC_2_ADDR   0x3E2U

◆ K_VAL_SIGN_FSYNC_FSYNC_2_MASK

#define K_VAL_SIGN_FSYNC_FSYNC_2_MASK   0x10U

◆ K_VAL_SIGN_FSYNC_FSYNC_2_POS

#define K_VAL_SIGN_FSYNC_FSYNC_2_POS   4U

◆ LCRC_ERR_FLAG_TCTRL_INTR7_ADDR

#define LCRC_ERR_FLAG_TCTRL_INTR7_ADDR   0x1FU

◆ LCRC_ERR_FLAG_TCTRL_INTR7_MASK

#define LCRC_ERR_FLAG_TCTRL_INTR7_MASK   0x08U

◆ LCRC_ERR_FLAG_TCTRL_INTR7_POS

#define LCRC_ERR_FLAG_TCTRL_INTR7_POS   3U

◆ LCRC_ERR_OEN_TCTRL_INTR6_ADDR

#define LCRC_ERR_OEN_TCTRL_INTR6_ADDR   0x1EU

◆ LCRC_ERR_OEN_TCTRL_INTR6_MASK

#define LCRC_ERR_OEN_TCTRL_INTR6_MASK   0x08U

◆ LCRC_ERR_OEN_TCTRL_INTR6_POS

#define LCRC_ERR_OEN_TCTRL_INTR6_POS   3U

◆ LCRC_ERR_VID_RX_Y_VIDEO_RX0_ADDR

#define LCRC_ERR_VID_RX_Y_VIDEO_RX0_ADDR   0x112U

◆ LCRC_ERR_VID_RX_Y_VIDEO_RX0_MASK

#define LCRC_ERR_VID_RX_Y_VIDEO_RX0_MASK   0x80U

◆ LCRC_ERR_VID_RX_Y_VIDEO_RX0_POS

#define LCRC_ERR_VID_RX_Y_VIDEO_RX0_POS   7U

◆ LCRC_ERR_VID_RX_Z_VIDEO_RX0_ADDR

#define LCRC_ERR_VID_RX_Z_VIDEO_RX0_ADDR   0x124U

◆ LCRC_ERR_VID_RX_Z_VIDEO_RX0_MASK

#define LCRC_ERR_VID_RX_Z_VIDEO_RX0_MASK   0x80U

◆ LCRC_ERR_VID_RX_Z_VIDEO_RX0_POS

#define LCRC_ERR_VID_RX_Z_VIDEO_RX0_POS   7U

◆ LDO_TEST_TCTRL_CTRL2_ADDR

#define LDO_TEST_TCTRL_CTRL2_ADDR   0x12U

◆ LDO_TEST_TCTRL_CTRL2_MASK

#define LDO_TEST_TCTRL_CTRL2_MASK   0x10U

◆ LDO_TEST_TCTRL_CTRL2_POS

#define LDO_TEST_TCTRL_CTRL2_POS   4U

◆ LF_0_DEV_REG26_ADDR

#define LF_0_DEV_REG26_ADDR   0x26U

◆ LF_0_DEV_REG26_MASK

#define LF_0_DEV_REG26_MASK   0x07U

◆ LF_0_DEV_REG26_POS

#define LF_0_DEV_REG26_POS   0U

◆ LF_1_DEV_REG26_ADDR

#define LF_1_DEV_REG26_ADDR   0x26U

◆ LF_1_DEV_REG26_MASK

#define LF_1_DEV_REG26_MASK   0x70U

◆ LF_1_DEV_REG26_POS

#define LF_1_DEV_REG26_POS   4U

◆ LF_2_DEV_REG27_ADDR

#define LF_2_DEV_REG27_ADDR   0x27U

◆ LF_2_DEV_REG27_MASK

#define LF_2_DEV_REG27_MASK   0x07U

◆ LF_2_DEV_REG27_POS

#define LF_2_DEV_REG27_POS   0U

◆ LF_3_DEV_REG27_ADDR

#define LF_3_DEV_REG27_ADDR   0x27U

◆ LF_3_DEV_REG27_MASK

#define LF_3_DEV_REG27_MASK   0x70U

◆ LF_3_DEV_REG27_POS

#define LF_3_DEV_REG27_POS   4U

◆ LFLT_INT_OEN_TCTRL_INTR2_ADDR

#define LFLT_INT_OEN_TCTRL_INTR2_ADDR   0x1AU

◆ LFLT_INT_OEN_TCTRL_INTR2_MASK

#define LFLT_INT_OEN_TCTRL_INTR2_MASK   0x08U

◆ LFLT_INT_OEN_TCTRL_INTR2_POS

#define LFLT_INT_OEN_TCTRL_INTR2_POS   3U

◆ LFLT_INT_TCTRL_INTR3_ADDR

#define LFLT_INT_TCTRL_INTR3_ADDR   0x1BU

◆ LFLT_INT_TCTRL_INTR3_MASK

#define LFLT_INT_TCTRL_INTR3_MASK   0x08U

◆ LFLT_INT_TCTRL_INTR3_POS

#define LFLT_INT_TCTRL_INTR3_POS   3U

◆ LIM_HEART_VID_RX_Y_VIDEO_RX6_ADDR

#define LIM_HEART_VID_RX_Y_VIDEO_RX6_ADDR   0x118U

◆ LIM_HEART_VID_RX_Y_VIDEO_RX6_MASK

#define LIM_HEART_VID_RX_Y_VIDEO_RX6_MASK   0x08U

◆ LIM_HEART_VID_RX_Y_VIDEO_RX6_POS

#define LIM_HEART_VID_RX_Y_VIDEO_RX6_POS   3U

◆ LIM_HEART_VID_RX_Z_VIDEO_RX6_ADDR

#define LIM_HEART_VID_RX_Z_VIDEO_RX6_ADDR   0x12AU

◆ LIM_HEART_VID_RX_Z_VIDEO_RX6_MASK

#define LIM_HEART_VID_RX_Z_VIDEO_RX6_MASK   0x08U

◆ LIM_HEART_VID_RX_Z_VIDEO_RX6_POS

#define LIM_HEART_VID_RX_Z_VIDEO_RX6_POS   3U

◆ LINE_CRC_EN_VID_RX_Y_VIDEO_RX0_ADDR

#define LINE_CRC_EN_VID_RX_Y_VIDEO_RX0_ADDR   0x112U

◆ LINE_CRC_EN_VID_RX_Y_VIDEO_RX0_MASK

#define LINE_CRC_EN_VID_RX_Y_VIDEO_RX0_MASK   0x02U

◆ LINE_CRC_EN_VID_RX_Y_VIDEO_RX0_POS

#define LINE_CRC_EN_VID_RX_Y_VIDEO_RX0_POS   1U

◆ LINE_CRC_EN_VID_RX_Z_VIDEO_RX0_ADDR

#define LINE_CRC_EN_VID_RX_Z_VIDEO_RX0_ADDR   0x124U

◆ LINE_CRC_EN_VID_RX_Z_VIDEO_RX0_MASK

#define LINE_CRC_EN_VID_RX_Z_VIDEO_RX0_MASK   0x02U

◆ LINE_CRC_EN_VID_RX_Z_VIDEO_RX0_POS

#define LINE_CRC_EN_VID_RX_Z_VIDEO_RX0_POS   1U

◆ LINE_CRC_SEL_VID_RX_Y_VIDEO_RX0_ADDR

#define LINE_CRC_SEL_VID_RX_Y_VIDEO_RX0_ADDR   0x112U

◆ LINE_CRC_SEL_VID_RX_Y_VIDEO_RX0_MASK

#define LINE_CRC_SEL_VID_RX_Y_VIDEO_RX0_MASK   0x04U

◆ LINE_CRC_SEL_VID_RX_Y_VIDEO_RX0_POS

#define LINE_CRC_SEL_VID_RX_Y_VIDEO_RX0_POS   2U

◆ LINE_CRC_SEL_VID_RX_Z_VIDEO_RX0_ADDR

#define LINE_CRC_SEL_VID_RX_Z_VIDEO_RX0_ADDR   0x124U

◆ LINE_CRC_SEL_VID_RX_Z_VIDEO_RX0_MASK

#define LINE_CRC_SEL_VID_RX_Z_VIDEO_RX0_MASK   0x04U

◆ LINE_CRC_SEL_VID_RX_Z_VIDEO_RX0_POS

#define LINE_CRC_SEL_VID_RX_Z_VIDEO_RX0_POS   2U

◆ LINE_SPL2_BACKTOP_BACKTOP1_ADDR

#define LINE_SPL2_BACKTOP_BACKTOP1_ADDR   0x308U

◆ LINE_SPL2_BACKTOP_BACKTOP1_MASK

#define LINE_SPL2_BACKTOP_BACKTOP1_MASK   0x08U

◆ LINE_SPL2_BACKTOP_BACKTOP1_POS

#define LINE_SPL2_BACKTOP_BACKTOP1_POS   3U

◆ LINK_CFG_TCTRL_CTRL0_ADDR

#define LINK_CFG_TCTRL_CTRL0_ADDR   0x10U

◆ LINK_CFG_TCTRL_CTRL0_MASK

#define LINK_CFG_TCTRL_CTRL0_MASK   0x03U

◆ LINK_CFG_TCTRL_CTRL0_POS

#define LINK_CFG_TCTRL_CTRL0_POS   0U

◆ LINK_EN_A_GMSL1_COMMON_GMSL1_EN_ADDR

#define LINK_EN_A_GMSL1_COMMON_GMSL1_EN_ADDR   0xF00U

◆ LINK_EN_A_GMSL1_COMMON_GMSL1_EN_MASK

#define LINK_EN_A_GMSL1_COMMON_GMSL1_EN_MASK   0x01U

◆ LINK_EN_A_GMSL1_COMMON_GMSL1_EN_POS

#define LINK_EN_A_GMSL1_COMMON_GMSL1_EN_POS   0U

◆ LINK_EN_B_GMSL1_COMMON_GMSL1_EN_ADDR

#define LINK_EN_B_GMSL1_COMMON_GMSL1_EN_ADDR   0xF00U

◆ LINK_EN_B_GMSL1_COMMON_GMSL1_EN_MASK

#define LINK_EN_B_GMSL1_COMMON_GMSL1_EN_MASK   0x02U

◆ LINK_EN_B_GMSL1_COMMON_GMSL1_EN_POS

#define LINK_EN_B_GMSL1_COMMON_GMSL1_EN_POS   1U

◆ LINK_MODE_TCTRL_CTRL3_ADDR

#define LINK_MODE_TCTRL_CTRL3_ADDR   0x13U

◆ LINK_MODE_TCTRL_CTRL3_MASK

#define LINK_MODE_TCTRL_CTRL3_MASK   0x30U

◆ LINK_MODE_TCTRL_CTRL3_POS

#define LINK_MODE_TCTRL_CTRL3_POS   4U

◆ LINK_PRBS_CHK_GMSL_RX1_ADDR

#define LINK_PRBS_CHK_GMSL_RX1_ADDR   0x2DU

◆ LINK_PRBS_CHK_GMSL_RX1_MASK

#define LINK_PRBS_CHK_GMSL_RX1_MASK   0x80U

◆ LINK_PRBS_CHK_GMSL_RX1_POS

#define LINK_PRBS_CHK_GMSL_RX1_POS   7U

◆ LINK_PRBS_CHK_PAM4_GMSL_RX3_ADDR

#define LINK_PRBS_CHK_PAM4_GMSL_RX3_ADDR   0x2FU

◆ LINK_PRBS_CHK_PAM4_GMSL_RX3_MASK

#define LINK_PRBS_CHK_PAM4_GMSL_RX3_MASK   0x10U

◆ LINK_PRBS_CHK_PAM4_GMSL_RX3_POS

#define LINK_PRBS_CHK_PAM4_GMSL_RX3_POS   4U

◆ LINK_PRBS_GEN_GMSL_B_TX1_ADDR

#define LINK_PRBS_GEN_GMSL_B_TX1_ADDR   0x5029U

◆ LINK_PRBS_GEN_GMSL_B_TX1_MASK

#define LINK_PRBS_GEN_GMSL_B_TX1_MASK   0x80U

◆ LINK_PRBS_GEN_GMSL_B_TX1_POS

#define LINK_PRBS_GEN_GMSL_B_TX1_POS   7U

◆ LINK_PRBS_GEN_GMSL_TX1_ADDR

#define LINK_PRBS_GEN_GMSL_TX1_ADDR   0x29U

◆ LINK_PRBS_GEN_GMSL_TX1_MASK

#define LINK_PRBS_GEN_GMSL_TX1_MASK   0x80U

◆ LINK_PRBS_GEN_GMSL_TX1_POS

#define LINK_PRBS_GEN_GMSL_TX1_POS   7U

◆ LMO_Y_BACKTOP_BACKTOP11_ADDR

#define LMO_Y_BACKTOP_BACKTOP11_ADDR   0x312U

◆ LMO_Y_BACKTOP_BACKTOP11_MASK

#define LMO_Y_BACKTOP_BACKTOP11_MASK   0x02U

◆ LMO_Y_BACKTOP_BACKTOP11_POS

#define LMO_Y_BACKTOP_BACKTOP11_POS   1U

◆ LMO_Z_BACKTOP_BACKTOP11_ADDR

#define LMO_Z_BACKTOP_BACKTOP11_ADDR   0x312U

◆ LMO_Z_BACKTOP_BACKTOP11_MASK

#define LMO_Z_BACKTOP_BACKTOP11_MASK   0x04U

◆ LMO_Z_BACKTOP_BACKTOP11_POS

#define LMO_Z_BACKTOP_BACKTOP11_POS   2U

◆ LOC_MS_EN_1_CC_EXT_UART_0_ADDR

#define LOC_MS_EN_1_CC_EXT_UART_0_ADDR   0x808U

◆ LOC_MS_EN_1_CC_EXT_UART_0_MASK

#define LOC_MS_EN_1_CC_EXT_UART_0_MASK   0x10U

◆ LOC_MS_EN_1_CC_EXT_UART_0_POS

#define LOC_MS_EN_1_CC_EXT_UART_0_POS   4U

◆ LOC_MS_EN_2_CC_EXT_UART_1_ADDR

#define LOC_MS_EN_2_CC_EXT_UART_1_ADDR   0x809U

◆ LOC_MS_EN_2_CC_EXT_UART_1_MASK

#define LOC_MS_EN_2_CC_EXT_UART_1_MASK   0x10U

◆ LOC_MS_EN_2_CC_EXT_UART_1_POS

#define LOC_MS_EN_2_CC_EXT_UART_1_POS   4U

◆ LOC_MS_EN_CC_UART_0_ADDR

#define LOC_MS_EN_CC_UART_0_ADDR   0x48U

◆ LOC_MS_EN_CC_UART_0_MASK

#define LOC_MS_EN_CC_UART_0_MASK   0x10U

◆ LOC_MS_EN_CC_UART_0_POS

#define LOC_MS_EN_CC_UART_0_POS   4U

◆ LOCK_ALT_EN_DEV_REG5_ADDR

#define LOCK_ALT_EN_DEV_REG5_ADDR   0x05U

◆ LOCK_ALT_EN_DEV_REG5_MASK

#define LOCK_ALT_EN_DEV_REG5_MASK   0x20U

◆ LOCK_ALT_EN_DEV_REG5_POS

#define LOCK_ALT_EN_DEV_REG5_POS   5U

◆ LOCK_CFG_DEV_REG3_ADDR

#define LOCK_CFG_DEV_REG3_ADDR   0x03U

◆ LOCK_CFG_DEV_REG3_MASK

#define LOCK_CFG_DEV_REG3_MASK   0x80U

◆ LOCK_CFG_DEV_REG3_POS

#define LOCK_CFG_DEV_REG3_POS   7U

◆ LOCK_EN_DEV_REG5_ADDR

#define LOCK_EN_DEV_REG5_ADDR   0x05U

◆ LOCK_EN_DEV_REG5_MASK

#define LOCK_EN_DEV_REG5_MASK   0x80U

◆ LOCK_EN_DEV_REG5_POS

#define LOCK_EN_DEV_REG5_POS   7U

◆ LOCKED_B_TCTRL_EXT_CTRL9_ADDR

#define LOCKED_B_TCTRL_EXT_CTRL9_ADDR   0x5009U

◆ LOCKED_B_TCTRL_EXT_CTRL9_MASK

#define LOCKED_B_TCTRL_EXT_CTRL9_MASK   0x08U

◆ LOCKED_B_TCTRL_EXT_CTRL9_POS

#define LOCKED_B_TCTRL_EXT_CTRL9_POS   3U

◆ LOCKED_TCTRL_CTRL3_ADDR

#define LOCKED_TCTRL_CTRL3_ADDR   0x13U

◆ LOCKED_TCTRL_CTRL3_MASK

#define LOCKED_TCTRL_CTRL3_MASK   0x08U

◆ LOCKED_TCTRL_CTRL3_POS

#define LOCKED_TCTRL_CTRL3_POS   3U

◆ LOSS_OF_LOCK_FLAG_TCTRL_EXT_INTR14_ADDR

#define LOSS_OF_LOCK_FLAG_TCTRL_EXT_INTR14_ADDR   0x5013U

◆ LOSS_OF_LOCK_FLAG_TCTRL_EXT_INTR14_MASK

#define LOSS_OF_LOCK_FLAG_TCTRL_EXT_INTR14_MASK   0x01U

◆ LOSS_OF_LOCK_FLAG_TCTRL_EXT_INTR14_POS

#define LOSS_OF_LOCK_FLAG_TCTRL_EXT_INTR14_POS   0U

◆ LOSS_OF_LOCK_OEN_TCTRL_EXT_INTR13_ADDR

#define LOSS_OF_LOCK_OEN_TCTRL_EXT_INTR13_ADDR   0x5012U

◆ LOSS_OF_LOCK_OEN_TCTRL_EXT_INTR13_MASK

#define LOSS_OF_LOCK_OEN_TCTRL_EXT_INTR13_MASK   0x01U

◆ LOSS_OF_LOCK_OEN_TCTRL_EXT_INTR13_POS

#define LOSS_OF_LOCK_OEN_TCTRL_EXT_INTR13_POS   0U

◆ LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Y_VIDEO_RX13_ADDR

#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Y_VIDEO_RX13_ADDR   0x501AU

◆ LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Y_VIDEO_RX13_MASK

#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Y_VIDEO_RX13_MASK   0x01U

◆ LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Y_VIDEO_RX13_POS

#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Y_VIDEO_RX13_POS   0U

◆ LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Z_VIDEO_RX13_ADDR

#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Z_VIDEO_RX13_ADDR   0x5020U

◆ LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Z_VIDEO_RX13_MASK

#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Z_VIDEO_RX13_MASK   0x01U

◆ LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Z_VIDEO_RX13_POS

#define LOSS_OF_VIDEO_LOCK_OEN_VID_RX_EXT_Z_VIDEO_RX13_POS   0U

◆ LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Y_VIDEO_RX14_ADDR

#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Y_VIDEO_RX14_ADDR   0x501BU

◆ LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Y_VIDEO_RX14_MASK

#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Y_VIDEO_RX14_MASK   0x01U

◆ LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Y_VIDEO_RX14_POS

#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Y_VIDEO_RX14_POS   0U

◆ LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Z_VIDEO_RX14_ADDR

#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Z_VIDEO_RX14_ADDR   0x5021U

◆ LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Z_VIDEO_RX14_MASK

#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Z_VIDEO_RX14_MASK   0x01U

◆ LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Z_VIDEO_RX14_POS

#define LOSS_OF_VIDEO_LOCK_VID_RX_EXT_Z_VIDEO_RX14_POS   0U

◆ MAN_CTRL_EN_RLMS_A_RLMSA7_ADDR

#define MAN_CTRL_EN_RLMS_A_RLMSA7_ADDR   0x14A7U

◆ MAN_CTRL_EN_RLMS_A_RLMSA7_MASK

#define MAN_CTRL_EN_RLMS_A_RLMSA7_MASK   0x80U

◆ MAN_CTRL_EN_RLMS_A_RLMSA7_POS

#define MAN_CTRL_EN_RLMS_A_RLMSA7_POS   7U

◆ MAN_CTRL_EN_RLMS_B_RLMSA7_ADDR

#define MAN_CTRL_EN_RLMS_B_RLMSA7_ADDR   0x15A7U

◆ MAN_CTRL_EN_RLMS_B_RLMSA7_MASK

#define MAN_CTRL_EN_RLMS_B_RLMSA7_MASK   0x80U

◆ MAN_CTRL_EN_RLMS_B_RLMSA7_POS

#define MAN_CTRL_EN_RLMS_B_RLMSA7_POS   7U

◆ MAP_DPHY_DEST_0_MIPI_TX_1_MIPI_TX45_ADDR

#define MAP_DPHY_DEST_0_MIPI_TX_1_MIPI_TX45_ADDR   0x46DU

◆ MAP_DPHY_DEST_0_MIPI_TX_1_MIPI_TX45_MASK

#define MAP_DPHY_DEST_0_MIPI_TX_1_MIPI_TX45_MASK   0x03U

◆ MAP_DPHY_DEST_0_MIPI_TX_1_MIPI_TX45_POS

#define MAP_DPHY_DEST_0_MIPI_TX_1_MIPI_TX45_POS   0U

◆ MAP_DPHY_DEST_0_MIPI_TX_2_MIPI_TX45_ADDR

#define MAP_DPHY_DEST_0_MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU

◆ MAP_DPHY_DEST_0_MIPI_TX_2_MIPI_TX45_MASK

#define MAP_DPHY_DEST_0_MIPI_TX_2_MIPI_TX45_MASK   0x03U

◆ MAP_DPHY_DEST_0_MIPI_TX_2_MIPI_TX45_POS

#define MAP_DPHY_DEST_0_MIPI_TX_2_MIPI_TX45_POS   0U

◆ MAP_DPHY_DEST_10_MIPI_TX_1_MIPI_TX47_ADDR

#define MAP_DPHY_DEST_10_MIPI_TX_1_MIPI_TX47_ADDR   0x46FU

◆ MAP_DPHY_DEST_10_MIPI_TX_1_MIPI_TX47_MASK

#define MAP_DPHY_DEST_10_MIPI_TX_1_MIPI_TX47_MASK   0x30U

◆ MAP_DPHY_DEST_10_MIPI_TX_1_MIPI_TX47_POS

#define MAP_DPHY_DEST_10_MIPI_TX_1_MIPI_TX47_POS   4U

◆ MAP_DPHY_DEST_10_MIPI_TX_2_MIPI_TX47_ADDR

#define MAP_DPHY_DEST_10_MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU

◆ MAP_DPHY_DEST_10_MIPI_TX_2_MIPI_TX47_MASK

#define MAP_DPHY_DEST_10_MIPI_TX_2_MIPI_TX47_MASK   0x30U

◆ MAP_DPHY_DEST_10_MIPI_TX_2_MIPI_TX47_POS

#define MAP_DPHY_DEST_10_MIPI_TX_2_MIPI_TX47_POS   4U

◆ MAP_DPHY_DEST_11_MIPI_TX_1_MIPI_TX47_ADDR

#define MAP_DPHY_DEST_11_MIPI_TX_1_MIPI_TX47_ADDR   0x46FU

◆ MAP_DPHY_DEST_11_MIPI_TX_1_MIPI_TX47_MASK

#define MAP_DPHY_DEST_11_MIPI_TX_1_MIPI_TX47_MASK   0xC0U

◆ MAP_DPHY_DEST_11_MIPI_TX_1_MIPI_TX47_POS

#define MAP_DPHY_DEST_11_MIPI_TX_1_MIPI_TX47_POS   6U

◆ MAP_DPHY_DEST_11_MIPI_TX_2_MIPI_TX47_ADDR

#define MAP_DPHY_DEST_11_MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU

◆ MAP_DPHY_DEST_11_MIPI_TX_2_MIPI_TX47_MASK

#define MAP_DPHY_DEST_11_MIPI_TX_2_MIPI_TX47_MASK   0xC0U

◆ MAP_DPHY_DEST_11_MIPI_TX_2_MIPI_TX47_POS

#define MAP_DPHY_DEST_11_MIPI_TX_2_MIPI_TX47_POS   6U

◆ MAP_DPHY_DEST_12_MIPI_TX_1_MIPI_TX48_ADDR

#define MAP_DPHY_DEST_12_MIPI_TX_1_MIPI_TX48_ADDR   0x470U

◆ MAP_DPHY_DEST_12_MIPI_TX_1_MIPI_TX48_MASK

#define MAP_DPHY_DEST_12_MIPI_TX_1_MIPI_TX48_MASK   0x03U

◆ MAP_DPHY_DEST_12_MIPI_TX_1_MIPI_TX48_POS

#define MAP_DPHY_DEST_12_MIPI_TX_1_MIPI_TX48_POS   0U

◆ MAP_DPHY_DEST_12_MIPI_TX_2_MIPI_TX48_ADDR

#define MAP_DPHY_DEST_12_MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U

◆ MAP_DPHY_DEST_12_MIPI_TX_2_MIPI_TX48_MASK

#define MAP_DPHY_DEST_12_MIPI_TX_2_MIPI_TX48_MASK   0x03U

◆ MAP_DPHY_DEST_12_MIPI_TX_2_MIPI_TX48_POS

#define MAP_DPHY_DEST_12_MIPI_TX_2_MIPI_TX48_POS   0U

◆ MAP_DPHY_DEST_13_MIPI_TX_1_MIPI_TX48_ADDR

#define MAP_DPHY_DEST_13_MIPI_TX_1_MIPI_TX48_ADDR   0x470U

◆ MAP_DPHY_DEST_13_MIPI_TX_1_MIPI_TX48_MASK

#define MAP_DPHY_DEST_13_MIPI_TX_1_MIPI_TX48_MASK   0x0CU

◆ MAP_DPHY_DEST_13_MIPI_TX_1_MIPI_TX48_POS

#define MAP_DPHY_DEST_13_MIPI_TX_1_MIPI_TX48_POS   2U

◆ MAP_DPHY_DEST_13_MIPI_TX_2_MIPI_TX48_ADDR

#define MAP_DPHY_DEST_13_MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U

◆ MAP_DPHY_DEST_13_MIPI_TX_2_MIPI_TX48_MASK

#define MAP_DPHY_DEST_13_MIPI_TX_2_MIPI_TX48_MASK   0x0CU

◆ MAP_DPHY_DEST_13_MIPI_TX_2_MIPI_TX48_POS

#define MAP_DPHY_DEST_13_MIPI_TX_2_MIPI_TX48_POS   2U

◆ MAP_DPHY_DEST_14_MIPI_TX_1_MIPI_TX48_ADDR

#define MAP_DPHY_DEST_14_MIPI_TX_1_MIPI_TX48_ADDR   0x470U

◆ MAP_DPHY_DEST_14_MIPI_TX_1_MIPI_TX48_MASK

#define MAP_DPHY_DEST_14_MIPI_TX_1_MIPI_TX48_MASK   0x30U

◆ MAP_DPHY_DEST_14_MIPI_TX_1_MIPI_TX48_POS

#define MAP_DPHY_DEST_14_MIPI_TX_1_MIPI_TX48_POS   4U

◆ MAP_DPHY_DEST_14_MIPI_TX_2_MIPI_TX48_ADDR

#define MAP_DPHY_DEST_14_MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U

◆ MAP_DPHY_DEST_14_MIPI_TX_2_MIPI_TX48_MASK

#define MAP_DPHY_DEST_14_MIPI_TX_2_MIPI_TX48_MASK   0x30U

◆ MAP_DPHY_DEST_14_MIPI_TX_2_MIPI_TX48_POS

#define MAP_DPHY_DEST_14_MIPI_TX_2_MIPI_TX48_POS   4U

◆ MAP_DPHY_DEST_15_MIPI_TX_1_MIPI_TX48_ADDR

#define MAP_DPHY_DEST_15_MIPI_TX_1_MIPI_TX48_ADDR   0x470U

◆ MAP_DPHY_DEST_15_MIPI_TX_1_MIPI_TX48_MASK

#define MAP_DPHY_DEST_15_MIPI_TX_1_MIPI_TX48_MASK   0xC0U

◆ MAP_DPHY_DEST_15_MIPI_TX_1_MIPI_TX48_POS

#define MAP_DPHY_DEST_15_MIPI_TX_1_MIPI_TX48_POS   6U

◆ MAP_DPHY_DEST_15_MIPI_TX_2_MIPI_TX48_ADDR

#define MAP_DPHY_DEST_15_MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U

◆ MAP_DPHY_DEST_15_MIPI_TX_2_MIPI_TX48_MASK

#define MAP_DPHY_DEST_15_MIPI_TX_2_MIPI_TX48_MASK   0xC0U

◆ MAP_DPHY_DEST_15_MIPI_TX_2_MIPI_TX48_POS

#define MAP_DPHY_DEST_15_MIPI_TX_2_MIPI_TX48_POS   6U

◆ MAP_DPHY_DEST_1_MIPI_TX_1_MIPI_TX45_ADDR

#define MAP_DPHY_DEST_1_MIPI_TX_1_MIPI_TX45_ADDR   0x46DU

◆ MAP_DPHY_DEST_1_MIPI_TX_1_MIPI_TX45_MASK

#define MAP_DPHY_DEST_1_MIPI_TX_1_MIPI_TX45_MASK   0x0CU

◆ MAP_DPHY_DEST_1_MIPI_TX_1_MIPI_TX45_POS

#define MAP_DPHY_DEST_1_MIPI_TX_1_MIPI_TX45_POS   2U

◆ MAP_DPHY_DEST_1_MIPI_TX_2_MIPI_TX45_ADDR

#define MAP_DPHY_DEST_1_MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU

◆ MAP_DPHY_DEST_1_MIPI_TX_2_MIPI_TX45_MASK

#define MAP_DPHY_DEST_1_MIPI_TX_2_MIPI_TX45_MASK   0x0CU

◆ MAP_DPHY_DEST_1_MIPI_TX_2_MIPI_TX45_POS

#define MAP_DPHY_DEST_1_MIPI_TX_2_MIPI_TX45_POS   2U

◆ MAP_DPHY_DEST_2_MIPI_TX_1_MIPI_TX45_ADDR

#define MAP_DPHY_DEST_2_MIPI_TX_1_MIPI_TX45_ADDR   0x46DU

◆ MAP_DPHY_DEST_2_MIPI_TX_1_MIPI_TX45_MASK

#define MAP_DPHY_DEST_2_MIPI_TX_1_MIPI_TX45_MASK   0x30U

◆ MAP_DPHY_DEST_2_MIPI_TX_1_MIPI_TX45_POS

#define MAP_DPHY_DEST_2_MIPI_TX_1_MIPI_TX45_POS   4U

◆ MAP_DPHY_DEST_2_MIPI_TX_2_MIPI_TX45_ADDR

#define MAP_DPHY_DEST_2_MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU

◆ MAP_DPHY_DEST_2_MIPI_TX_2_MIPI_TX45_MASK

#define MAP_DPHY_DEST_2_MIPI_TX_2_MIPI_TX45_MASK   0x30U

◆ MAP_DPHY_DEST_2_MIPI_TX_2_MIPI_TX45_POS

#define MAP_DPHY_DEST_2_MIPI_TX_2_MIPI_TX45_POS   4U

◆ MAP_DPHY_DEST_3_MIPI_TX_1_MIPI_TX45_ADDR

#define MAP_DPHY_DEST_3_MIPI_TX_1_MIPI_TX45_ADDR   0x46DU

◆ MAP_DPHY_DEST_3_MIPI_TX_1_MIPI_TX45_MASK

#define MAP_DPHY_DEST_3_MIPI_TX_1_MIPI_TX45_MASK   0xC0U

◆ MAP_DPHY_DEST_3_MIPI_TX_1_MIPI_TX45_POS

#define MAP_DPHY_DEST_3_MIPI_TX_1_MIPI_TX45_POS   6U

◆ MAP_DPHY_DEST_3_MIPI_TX_2_MIPI_TX45_ADDR

#define MAP_DPHY_DEST_3_MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU

◆ MAP_DPHY_DEST_3_MIPI_TX_2_MIPI_TX45_MASK

#define MAP_DPHY_DEST_3_MIPI_TX_2_MIPI_TX45_MASK   0xC0U

◆ MAP_DPHY_DEST_3_MIPI_TX_2_MIPI_TX45_POS

#define MAP_DPHY_DEST_3_MIPI_TX_2_MIPI_TX45_POS   6U

◆ MAP_DPHY_DEST_4_MIPI_TX_1_MIPI_TX46_ADDR

#define MAP_DPHY_DEST_4_MIPI_TX_1_MIPI_TX46_ADDR   0x46EU

◆ MAP_DPHY_DEST_4_MIPI_TX_1_MIPI_TX46_MASK

#define MAP_DPHY_DEST_4_MIPI_TX_1_MIPI_TX46_MASK   0x03U

◆ MAP_DPHY_DEST_4_MIPI_TX_1_MIPI_TX46_POS

#define MAP_DPHY_DEST_4_MIPI_TX_1_MIPI_TX46_POS   0U

◆ MAP_DPHY_DEST_4_MIPI_TX_2_MIPI_TX46_ADDR

#define MAP_DPHY_DEST_4_MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU

◆ MAP_DPHY_DEST_4_MIPI_TX_2_MIPI_TX46_MASK

#define MAP_DPHY_DEST_4_MIPI_TX_2_MIPI_TX46_MASK   0x03U

◆ MAP_DPHY_DEST_4_MIPI_TX_2_MIPI_TX46_POS

#define MAP_DPHY_DEST_4_MIPI_TX_2_MIPI_TX46_POS   0U

◆ MAP_DPHY_DEST_5_MIPI_TX_1_MIPI_TX46_ADDR

#define MAP_DPHY_DEST_5_MIPI_TX_1_MIPI_TX46_ADDR   0x46EU

◆ MAP_DPHY_DEST_5_MIPI_TX_1_MIPI_TX46_MASK

#define MAP_DPHY_DEST_5_MIPI_TX_1_MIPI_TX46_MASK   0x0CU

◆ MAP_DPHY_DEST_5_MIPI_TX_1_MIPI_TX46_POS

#define MAP_DPHY_DEST_5_MIPI_TX_1_MIPI_TX46_POS   2U

◆ MAP_DPHY_DEST_5_MIPI_TX_2_MIPI_TX46_ADDR

#define MAP_DPHY_DEST_5_MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU

◆ MAP_DPHY_DEST_5_MIPI_TX_2_MIPI_TX46_MASK

#define MAP_DPHY_DEST_5_MIPI_TX_2_MIPI_TX46_MASK   0x0CU

◆ MAP_DPHY_DEST_5_MIPI_TX_2_MIPI_TX46_POS

#define MAP_DPHY_DEST_5_MIPI_TX_2_MIPI_TX46_POS   2U

◆ MAP_DPHY_DEST_6_MIPI_TX_1_MIPI_TX46_ADDR

#define MAP_DPHY_DEST_6_MIPI_TX_1_MIPI_TX46_ADDR   0x46EU

◆ MAP_DPHY_DEST_6_MIPI_TX_1_MIPI_TX46_MASK

#define MAP_DPHY_DEST_6_MIPI_TX_1_MIPI_TX46_MASK   0x30U

◆ MAP_DPHY_DEST_6_MIPI_TX_1_MIPI_TX46_POS

#define MAP_DPHY_DEST_6_MIPI_TX_1_MIPI_TX46_POS   4U

◆ MAP_DPHY_DEST_6_MIPI_TX_2_MIPI_TX46_ADDR

#define MAP_DPHY_DEST_6_MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU

◆ MAP_DPHY_DEST_6_MIPI_TX_2_MIPI_TX46_MASK

#define MAP_DPHY_DEST_6_MIPI_TX_2_MIPI_TX46_MASK   0x30U

◆ MAP_DPHY_DEST_6_MIPI_TX_2_MIPI_TX46_POS

#define MAP_DPHY_DEST_6_MIPI_TX_2_MIPI_TX46_POS   4U

◆ MAP_DPHY_DEST_7_MIPI_TX_1_MIPI_TX46_ADDR

#define MAP_DPHY_DEST_7_MIPI_TX_1_MIPI_TX46_ADDR   0x46EU

◆ MAP_DPHY_DEST_7_MIPI_TX_1_MIPI_TX46_MASK

#define MAP_DPHY_DEST_7_MIPI_TX_1_MIPI_TX46_MASK   0xC0U

◆ MAP_DPHY_DEST_7_MIPI_TX_1_MIPI_TX46_POS

#define MAP_DPHY_DEST_7_MIPI_TX_1_MIPI_TX46_POS   6U

◆ MAP_DPHY_DEST_7_MIPI_TX_2_MIPI_TX46_ADDR

#define MAP_DPHY_DEST_7_MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU

◆ MAP_DPHY_DEST_7_MIPI_TX_2_MIPI_TX46_MASK

#define MAP_DPHY_DEST_7_MIPI_TX_2_MIPI_TX46_MASK   0xC0U

◆ MAP_DPHY_DEST_7_MIPI_TX_2_MIPI_TX46_POS

#define MAP_DPHY_DEST_7_MIPI_TX_2_MIPI_TX46_POS   6U

◆ MAP_DPHY_DEST_8_MIPI_TX_1_MIPI_TX47_ADDR

#define MAP_DPHY_DEST_8_MIPI_TX_1_MIPI_TX47_ADDR   0x46FU

◆ MAP_DPHY_DEST_8_MIPI_TX_1_MIPI_TX47_MASK

#define MAP_DPHY_DEST_8_MIPI_TX_1_MIPI_TX47_MASK   0x03U

◆ MAP_DPHY_DEST_8_MIPI_TX_1_MIPI_TX47_POS

#define MAP_DPHY_DEST_8_MIPI_TX_1_MIPI_TX47_POS   0U

◆ MAP_DPHY_DEST_8_MIPI_TX_2_MIPI_TX47_ADDR

#define MAP_DPHY_DEST_8_MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU

◆ MAP_DPHY_DEST_8_MIPI_TX_2_MIPI_TX47_MASK

#define MAP_DPHY_DEST_8_MIPI_TX_2_MIPI_TX47_MASK   0x03U

◆ MAP_DPHY_DEST_8_MIPI_TX_2_MIPI_TX47_POS

#define MAP_DPHY_DEST_8_MIPI_TX_2_MIPI_TX47_POS   0U

◆ MAP_DPHY_DEST_9_MIPI_TX_1_MIPI_TX47_ADDR

#define MAP_DPHY_DEST_9_MIPI_TX_1_MIPI_TX47_ADDR   0x46FU

◆ MAP_DPHY_DEST_9_MIPI_TX_1_MIPI_TX47_MASK

#define MAP_DPHY_DEST_9_MIPI_TX_1_MIPI_TX47_MASK   0x0CU

◆ MAP_DPHY_DEST_9_MIPI_TX_1_MIPI_TX47_POS

#define MAP_DPHY_DEST_9_MIPI_TX_1_MIPI_TX47_POS   2U

◆ MAP_DPHY_DEST_9_MIPI_TX_2_MIPI_TX47_ADDR

#define MAP_DPHY_DEST_9_MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU

◆ MAP_DPHY_DEST_9_MIPI_TX_2_MIPI_TX47_MASK

#define MAP_DPHY_DEST_9_MIPI_TX_2_MIPI_TX47_MASK   0x0CU

◆ MAP_DPHY_DEST_9_MIPI_TX_2_MIPI_TX47_POS

#define MAP_DPHY_DEST_9_MIPI_TX_2_MIPI_TX47_POS   2U

◆ MAP_DPHY_DEST_MIPI_TX_MIPI_MASK

#define MAP_DPHY_DEST_MIPI_TX_MIPI_MASK   (0x03U)

◆ MAP_DPHY_DEST_MIPI_TX_NO_OF_VCS_FOR_REG

#define MAP_DPHY_DEST_MIPI_TX_NO_OF_VCS_FOR_REG   (0x04U)

◆ MAP_DST_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_ADDR

#define MAP_DST_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_ADDR   0x510U

◆ MAP_DST_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_MASK

#define MAP_DST_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_MASK   0x1CU

◆ MAP_DST_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_POS

#define MAP_DST_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_POS   2U

◆ MAP_DST_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_ADDR

#define MAP_DST_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_ADDR   0x520U

◆ MAP_DST_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_MASK

#define MAP_DST_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_MASK   0x1CU

◆ MAP_DST_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_POS

#define MAP_DST_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_POS   2U

◆ MAP_DST_0_MIPI_TX_1_MIPI_TX14_ADDR

#define MAP_DST_0_MIPI_TX_1_MIPI_TX14_ADDR   0x44EU

◆ MAP_DST_0_MIPI_TX_1_MIPI_TX14_MASK

#define MAP_DST_0_MIPI_TX_1_MIPI_TX14_MASK   0xFFU

◆ MAP_DST_0_MIPI_TX_1_MIPI_TX14_POS

#define MAP_DST_0_MIPI_TX_1_MIPI_TX14_POS   0U

◆ MAP_DST_0_MIPI_TX_2_MIPI_TX14_ADDR

#define MAP_DST_0_MIPI_TX_2_MIPI_TX14_ADDR   0x48EU

◆ MAP_DST_0_MIPI_TX_2_MIPI_TX14_MASK

#define MAP_DST_0_MIPI_TX_2_MIPI_TX14_MASK   0xFFU

◆ MAP_DST_0_MIPI_TX_2_MIPI_TX14_POS

#define MAP_DST_0_MIPI_TX_2_MIPI_TX14_POS   0U

◆ MAP_DST_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_ADDR

#define MAP_DST_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_ADDR   0x51AU

◆ MAP_DST_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_MASK

#define MAP_DST_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_MASK   0x1CU

◆ MAP_DST_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_POS

#define MAP_DST_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_POS   2U

◆ MAP_DST_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_ADDR

#define MAP_DST_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_ADDR   0x52AU

◆ MAP_DST_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_MASK

#define MAP_DST_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_MASK   0x1CU

◆ MAP_DST_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_POS

#define MAP_DST_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_POS   2U

◆ MAP_DST_10_MIPI_TX_1_MIPI_TX34_ADDR

#define MAP_DST_10_MIPI_TX_1_MIPI_TX34_ADDR   0x462U

◆ MAP_DST_10_MIPI_TX_1_MIPI_TX34_MASK

#define MAP_DST_10_MIPI_TX_1_MIPI_TX34_MASK   0xFFU

◆ MAP_DST_10_MIPI_TX_1_MIPI_TX34_POS

#define MAP_DST_10_MIPI_TX_1_MIPI_TX34_POS   0U

◆ MAP_DST_10_MIPI_TX_2_MIPI_TX34_ADDR

#define MAP_DST_10_MIPI_TX_2_MIPI_TX34_ADDR   0x4A2U

◆ MAP_DST_10_MIPI_TX_2_MIPI_TX34_MASK

#define MAP_DST_10_MIPI_TX_2_MIPI_TX34_MASK   0xFFU

◆ MAP_DST_10_MIPI_TX_2_MIPI_TX34_POS

#define MAP_DST_10_MIPI_TX_2_MIPI_TX34_POS   0U

◆ MAP_DST_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_ADDR

#define MAP_DST_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_ADDR   0x51BU

◆ MAP_DST_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_MASK

#define MAP_DST_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_MASK   0x1CU

◆ MAP_DST_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_POS

#define MAP_DST_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_POS   2U

◆ MAP_DST_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_ADDR

#define MAP_DST_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_ADDR   0x52BU

◆ MAP_DST_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_MASK

#define MAP_DST_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_MASK   0x1CU

◆ MAP_DST_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_POS

#define MAP_DST_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_POS   2U

◆ MAP_DST_11_MIPI_TX_1_MIPI_TX36_ADDR

#define MAP_DST_11_MIPI_TX_1_MIPI_TX36_ADDR   0x464U

◆ MAP_DST_11_MIPI_TX_1_MIPI_TX36_MASK

#define MAP_DST_11_MIPI_TX_1_MIPI_TX36_MASK   0xFFU

◆ MAP_DST_11_MIPI_TX_1_MIPI_TX36_POS

#define MAP_DST_11_MIPI_TX_1_MIPI_TX36_POS   0U

◆ MAP_DST_11_MIPI_TX_2_MIPI_TX36_ADDR

#define MAP_DST_11_MIPI_TX_2_MIPI_TX36_ADDR   0x4A4U

◆ MAP_DST_11_MIPI_TX_2_MIPI_TX36_MASK

#define MAP_DST_11_MIPI_TX_2_MIPI_TX36_MASK   0xFFU

◆ MAP_DST_11_MIPI_TX_2_MIPI_TX36_POS

#define MAP_DST_11_MIPI_TX_2_MIPI_TX36_POS   0U

◆ MAP_DST_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_ADDR

#define MAP_DST_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_ADDR   0x51CU

◆ MAP_DST_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_MASK

#define MAP_DST_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_MASK   0x1CU

◆ MAP_DST_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_POS

#define MAP_DST_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_POS   2U

◆ MAP_DST_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_ADDR

#define MAP_DST_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_ADDR   0x52CU

◆ MAP_DST_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_MASK

#define MAP_DST_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_MASK   0x1CU

◆ MAP_DST_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_POS

#define MAP_DST_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_POS   2U

◆ MAP_DST_12_MIPI_TX_1_MIPI_TX38_ADDR

#define MAP_DST_12_MIPI_TX_1_MIPI_TX38_ADDR   0x466U

◆ MAP_DST_12_MIPI_TX_1_MIPI_TX38_MASK

#define MAP_DST_12_MIPI_TX_1_MIPI_TX38_MASK   0xFFU

◆ MAP_DST_12_MIPI_TX_1_MIPI_TX38_POS

#define MAP_DST_12_MIPI_TX_1_MIPI_TX38_POS   0U

◆ MAP_DST_12_MIPI_TX_2_MIPI_TX38_ADDR

#define MAP_DST_12_MIPI_TX_2_MIPI_TX38_ADDR   0x4A6U

◆ MAP_DST_12_MIPI_TX_2_MIPI_TX38_MASK

#define MAP_DST_12_MIPI_TX_2_MIPI_TX38_MASK   0xFFU

◆ MAP_DST_12_MIPI_TX_2_MIPI_TX38_POS

#define MAP_DST_12_MIPI_TX_2_MIPI_TX38_POS   0U

◆ MAP_DST_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_ADDR

#define MAP_DST_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_ADDR   0x51DU

◆ MAP_DST_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_MASK

#define MAP_DST_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_MASK   0x1CU

◆ MAP_DST_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_POS

#define MAP_DST_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_POS   2U

◆ MAP_DST_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_ADDR

#define MAP_DST_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_ADDR   0x52DU

◆ MAP_DST_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_MASK

#define MAP_DST_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_MASK   0x1CU

◆ MAP_DST_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_POS

#define MAP_DST_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_POS   2U

◆ MAP_DST_13_MIPI_TX_1_MIPI_TX40_ADDR

#define MAP_DST_13_MIPI_TX_1_MIPI_TX40_ADDR   0x468U

◆ MAP_DST_13_MIPI_TX_1_MIPI_TX40_MASK

#define MAP_DST_13_MIPI_TX_1_MIPI_TX40_MASK   0xFFU

◆ MAP_DST_13_MIPI_TX_1_MIPI_TX40_POS

#define MAP_DST_13_MIPI_TX_1_MIPI_TX40_POS   0U

◆ MAP_DST_13_MIPI_TX_2_MIPI_TX40_ADDR

#define MAP_DST_13_MIPI_TX_2_MIPI_TX40_ADDR   0x4A8U

◆ MAP_DST_13_MIPI_TX_2_MIPI_TX40_MASK

#define MAP_DST_13_MIPI_TX_2_MIPI_TX40_MASK   0xFFU

◆ MAP_DST_13_MIPI_TX_2_MIPI_TX40_POS

#define MAP_DST_13_MIPI_TX_2_MIPI_TX40_POS   0U

◆ MAP_DST_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_ADDR

#define MAP_DST_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_ADDR   0x51EU

◆ MAP_DST_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_MASK

#define MAP_DST_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_MASK   0x1CU

◆ MAP_DST_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_POS

#define MAP_DST_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_POS   2U

◆ MAP_DST_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_ADDR

#define MAP_DST_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_ADDR   0x52EU

◆ MAP_DST_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_MASK

#define MAP_DST_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_MASK   0x1CU

◆ MAP_DST_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_POS

#define MAP_DST_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_POS   2U

◆ MAP_DST_14_MIPI_TX_1_MIPI_TX42_ADDR

#define MAP_DST_14_MIPI_TX_1_MIPI_TX42_ADDR   0x46AU

◆ MAP_DST_14_MIPI_TX_1_MIPI_TX42_MASK

#define MAP_DST_14_MIPI_TX_1_MIPI_TX42_MASK   0xFFU

◆ MAP_DST_14_MIPI_TX_1_MIPI_TX42_POS

#define MAP_DST_14_MIPI_TX_1_MIPI_TX42_POS   0U

◆ MAP_DST_14_MIPI_TX_2_MIPI_TX42_ADDR

#define MAP_DST_14_MIPI_TX_2_MIPI_TX42_ADDR   0x4AAU

◆ MAP_DST_14_MIPI_TX_2_MIPI_TX42_MASK

#define MAP_DST_14_MIPI_TX_2_MIPI_TX42_MASK   0xFFU

◆ MAP_DST_14_MIPI_TX_2_MIPI_TX42_POS

#define MAP_DST_14_MIPI_TX_2_MIPI_TX42_POS   0U

◆ MAP_DST_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_ADDR

#define MAP_DST_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_ADDR   0x51FU

◆ MAP_DST_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_MASK

#define MAP_DST_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_MASK   0x1CU

◆ MAP_DST_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_POS

#define MAP_DST_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_POS   2U

◆ MAP_DST_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_ADDR

#define MAP_DST_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_ADDR   0x52FU

◆ MAP_DST_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_MASK

#define MAP_DST_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_MASK   0x1CU

◆ MAP_DST_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_POS

#define MAP_DST_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_POS   2U

◆ MAP_DST_15_MIPI_TX_1_MIPI_TX44_ADDR

#define MAP_DST_15_MIPI_TX_1_MIPI_TX44_ADDR   0x46CU

◆ MAP_DST_15_MIPI_TX_1_MIPI_TX44_MASK

#define MAP_DST_15_MIPI_TX_1_MIPI_TX44_MASK   0xFFU

◆ MAP_DST_15_MIPI_TX_1_MIPI_TX44_POS

#define MAP_DST_15_MIPI_TX_1_MIPI_TX44_POS   0U

◆ MAP_DST_15_MIPI_TX_2_MIPI_TX44_ADDR

#define MAP_DST_15_MIPI_TX_2_MIPI_TX44_ADDR   0x4ACU

◆ MAP_DST_15_MIPI_TX_2_MIPI_TX44_MASK

#define MAP_DST_15_MIPI_TX_2_MIPI_TX44_MASK   0xFFU

◆ MAP_DST_15_MIPI_TX_2_MIPI_TX44_POS

#define MAP_DST_15_MIPI_TX_2_MIPI_TX44_POS   0U

◆ MAP_DST_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_ADDR

#define MAP_DST_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_ADDR   0x511U

◆ MAP_DST_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_MASK

#define MAP_DST_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_MASK   0x1CU

◆ MAP_DST_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_POS

#define MAP_DST_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_POS   2U

◆ MAP_DST_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_ADDR

#define MAP_DST_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_ADDR   0x521U

◆ MAP_DST_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_MASK

#define MAP_DST_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_MASK   0x1CU

◆ MAP_DST_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_POS

#define MAP_DST_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_POS   2U

◆ MAP_DST_1_MIPI_TX_1_MIPI_TX16_ADDR

#define MAP_DST_1_MIPI_TX_1_MIPI_TX16_ADDR   0x450U

◆ MAP_DST_1_MIPI_TX_1_MIPI_TX16_MASK

#define MAP_DST_1_MIPI_TX_1_MIPI_TX16_MASK   0xFFU

◆ MAP_DST_1_MIPI_TX_1_MIPI_TX16_POS

#define MAP_DST_1_MIPI_TX_1_MIPI_TX16_POS   0U

◆ MAP_DST_1_MIPI_TX_2_MIPI_TX16_ADDR

#define MAP_DST_1_MIPI_TX_2_MIPI_TX16_ADDR   0x490U

◆ MAP_DST_1_MIPI_TX_2_MIPI_TX16_MASK

#define MAP_DST_1_MIPI_TX_2_MIPI_TX16_MASK   0xFFU

◆ MAP_DST_1_MIPI_TX_2_MIPI_TX16_POS

#define MAP_DST_1_MIPI_TX_2_MIPI_TX16_POS   0U

◆ MAP_DST_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_ADDR

#define MAP_DST_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_ADDR   0x512U

◆ MAP_DST_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_MASK

#define MAP_DST_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_MASK   0x1CU

◆ MAP_DST_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_POS

#define MAP_DST_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_POS   2U

◆ MAP_DST_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_ADDR

#define MAP_DST_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_ADDR   0x522U

◆ MAP_DST_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_MASK

#define MAP_DST_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_MASK   0x1CU

◆ MAP_DST_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_POS

#define MAP_DST_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_POS   2U

◆ MAP_DST_2_MIPI_TX_1_MIPI_TX18_ADDR

#define MAP_DST_2_MIPI_TX_1_MIPI_TX18_ADDR   0x452U

◆ MAP_DST_2_MIPI_TX_1_MIPI_TX18_MASK

#define MAP_DST_2_MIPI_TX_1_MIPI_TX18_MASK   0xFFU

◆ MAP_DST_2_MIPI_TX_1_MIPI_TX18_POS

#define MAP_DST_2_MIPI_TX_1_MIPI_TX18_POS   0U

◆ MAP_DST_2_MIPI_TX_2_MIPI_TX18_ADDR

#define MAP_DST_2_MIPI_TX_2_MIPI_TX18_ADDR   0x492U

◆ MAP_DST_2_MIPI_TX_2_MIPI_TX18_MASK

#define MAP_DST_2_MIPI_TX_2_MIPI_TX18_MASK   0xFFU

◆ MAP_DST_2_MIPI_TX_2_MIPI_TX18_POS

#define MAP_DST_2_MIPI_TX_2_MIPI_TX18_POS   0U

◆ MAP_DST_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_ADDR

#define MAP_DST_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_ADDR   0x513U

◆ MAP_DST_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_MASK

#define MAP_DST_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_MASK   0x1CU

◆ MAP_DST_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_POS

#define MAP_DST_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_POS   2U

◆ MAP_DST_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_ADDR

#define MAP_DST_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_ADDR   0x523U

◆ MAP_DST_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_MASK

#define MAP_DST_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_MASK   0x1CU

◆ MAP_DST_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_POS

#define MAP_DST_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_POS   2U

◆ MAP_DST_3_MIPI_TX_1_MIPI_TX20_ADDR

#define MAP_DST_3_MIPI_TX_1_MIPI_TX20_ADDR   0x454U

◆ MAP_DST_3_MIPI_TX_1_MIPI_TX20_MASK

#define MAP_DST_3_MIPI_TX_1_MIPI_TX20_MASK   0xFFU

◆ MAP_DST_3_MIPI_TX_1_MIPI_TX20_POS

#define MAP_DST_3_MIPI_TX_1_MIPI_TX20_POS   0U

◆ MAP_DST_3_MIPI_TX_2_MIPI_TX20_ADDR

#define MAP_DST_3_MIPI_TX_2_MIPI_TX20_ADDR   0x494U

◆ MAP_DST_3_MIPI_TX_2_MIPI_TX20_MASK

#define MAP_DST_3_MIPI_TX_2_MIPI_TX20_MASK   0xFFU

◆ MAP_DST_3_MIPI_TX_2_MIPI_TX20_POS

#define MAP_DST_3_MIPI_TX_2_MIPI_TX20_POS   0U

◆ MAP_DST_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_ADDR

#define MAP_DST_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_ADDR   0x514U

◆ MAP_DST_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_MASK

#define MAP_DST_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_MASK   0x1CU

◆ MAP_DST_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_POS

#define MAP_DST_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_POS   2U

◆ MAP_DST_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_ADDR

#define MAP_DST_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_ADDR   0x524U

◆ MAP_DST_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_MASK

#define MAP_DST_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_MASK   0x1CU

◆ MAP_DST_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_POS

#define MAP_DST_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_POS   2U

◆ MAP_DST_4_MIPI_TX_1_MIPI_TX22_ADDR

#define MAP_DST_4_MIPI_TX_1_MIPI_TX22_ADDR   0x456U

◆ MAP_DST_4_MIPI_TX_1_MIPI_TX22_MASK

#define MAP_DST_4_MIPI_TX_1_MIPI_TX22_MASK   0xFFU

◆ MAP_DST_4_MIPI_TX_1_MIPI_TX22_POS

#define MAP_DST_4_MIPI_TX_1_MIPI_TX22_POS   0U

◆ MAP_DST_4_MIPI_TX_2_MIPI_TX22_ADDR

#define MAP_DST_4_MIPI_TX_2_MIPI_TX22_ADDR   0x496U

◆ MAP_DST_4_MIPI_TX_2_MIPI_TX22_MASK

#define MAP_DST_4_MIPI_TX_2_MIPI_TX22_MASK   0xFFU

◆ MAP_DST_4_MIPI_TX_2_MIPI_TX22_POS

#define MAP_DST_4_MIPI_TX_2_MIPI_TX22_POS   0U

◆ MAP_DST_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_ADDR

#define MAP_DST_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_ADDR   0x515U

◆ MAP_DST_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_MASK

#define MAP_DST_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_MASK   0x1CU

◆ MAP_DST_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_POS

#define MAP_DST_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_POS   2U

◆ MAP_DST_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_ADDR

#define MAP_DST_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_ADDR   0x525U

◆ MAP_DST_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_MASK

#define MAP_DST_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_MASK   0x1CU

◆ MAP_DST_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_POS

#define MAP_DST_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_POS   2U

◆ MAP_DST_5_MIPI_TX_1_MIPI_TX24_ADDR

#define MAP_DST_5_MIPI_TX_1_MIPI_TX24_ADDR   0x458U

◆ MAP_DST_5_MIPI_TX_1_MIPI_TX24_MASK

#define MAP_DST_5_MIPI_TX_1_MIPI_TX24_MASK   0xFFU

◆ MAP_DST_5_MIPI_TX_1_MIPI_TX24_POS

#define MAP_DST_5_MIPI_TX_1_MIPI_TX24_POS   0U

◆ MAP_DST_5_MIPI_TX_2_MIPI_TX24_ADDR

#define MAP_DST_5_MIPI_TX_2_MIPI_TX24_ADDR   0x498U

◆ MAP_DST_5_MIPI_TX_2_MIPI_TX24_MASK

#define MAP_DST_5_MIPI_TX_2_MIPI_TX24_MASK   0xFFU

◆ MAP_DST_5_MIPI_TX_2_MIPI_TX24_POS

#define MAP_DST_5_MIPI_TX_2_MIPI_TX24_POS   0U

◆ MAP_DST_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_ADDR

#define MAP_DST_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_ADDR   0x516U

◆ MAP_DST_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_MASK

#define MAP_DST_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_MASK   0x1CU

◆ MAP_DST_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_POS

#define MAP_DST_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_POS   2U

◆ MAP_DST_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_ADDR

#define MAP_DST_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_ADDR   0x526U

◆ MAP_DST_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_MASK

#define MAP_DST_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_MASK   0x1CU

◆ MAP_DST_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_POS

#define MAP_DST_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_POS   2U

◆ MAP_DST_6_MIPI_TX_1_MIPI_TX26_ADDR

#define MAP_DST_6_MIPI_TX_1_MIPI_TX26_ADDR   0x45AU

◆ MAP_DST_6_MIPI_TX_1_MIPI_TX26_MASK

#define MAP_DST_6_MIPI_TX_1_MIPI_TX26_MASK   0xFFU

◆ MAP_DST_6_MIPI_TX_1_MIPI_TX26_POS

#define MAP_DST_6_MIPI_TX_1_MIPI_TX26_POS   0U

◆ MAP_DST_6_MIPI_TX_2_MIPI_TX26_ADDR

#define MAP_DST_6_MIPI_TX_2_MIPI_TX26_ADDR   0x49AU

◆ MAP_DST_6_MIPI_TX_2_MIPI_TX26_MASK

#define MAP_DST_6_MIPI_TX_2_MIPI_TX26_MASK   0xFFU

◆ MAP_DST_6_MIPI_TX_2_MIPI_TX26_POS

#define MAP_DST_6_MIPI_TX_2_MIPI_TX26_POS   0U

◆ MAP_DST_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_ADDR

#define MAP_DST_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_ADDR   0x517U

◆ MAP_DST_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_MASK

#define MAP_DST_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_MASK   0x1CU

◆ MAP_DST_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_POS

#define MAP_DST_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_POS   2U

◆ MAP_DST_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_ADDR

#define MAP_DST_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_ADDR   0x527U

◆ MAP_DST_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_MASK

#define MAP_DST_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_MASK   0x1CU

◆ MAP_DST_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_POS

#define MAP_DST_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_POS   2U

◆ MAP_DST_7_MIPI_TX_1_MIPI_TX28_ADDR

#define MAP_DST_7_MIPI_TX_1_MIPI_TX28_ADDR   0x45CU

◆ MAP_DST_7_MIPI_TX_1_MIPI_TX28_MASK

#define MAP_DST_7_MIPI_TX_1_MIPI_TX28_MASK   0xFFU

◆ MAP_DST_7_MIPI_TX_1_MIPI_TX28_POS

#define MAP_DST_7_MIPI_TX_1_MIPI_TX28_POS   0U

◆ MAP_DST_7_MIPI_TX_2_MIPI_TX28_ADDR

#define MAP_DST_7_MIPI_TX_2_MIPI_TX28_ADDR   0x49CU

◆ MAP_DST_7_MIPI_TX_2_MIPI_TX28_MASK

#define MAP_DST_7_MIPI_TX_2_MIPI_TX28_MASK   0xFFU

◆ MAP_DST_7_MIPI_TX_2_MIPI_TX28_POS

#define MAP_DST_7_MIPI_TX_2_MIPI_TX28_POS   0U

◆ MAP_DST_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_ADDR

#define MAP_DST_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_ADDR   0x518U

◆ MAP_DST_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_MASK

#define MAP_DST_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_MASK   0x1CU

◆ MAP_DST_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_POS

#define MAP_DST_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_POS   2U

◆ MAP_DST_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_ADDR

#define MAP_DST_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_ADDR   0x528U

◆ MAP_DST_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_MASK

#define MAP_DST_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_MASK   0x1CU

◆ MAP_DST_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_POS

#define MAP_DST_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_POS   2U

◆ MAP_DST_8_MIPI_TX_1_MIPI_TX30_ADDR

#define MAP_DST_8_MIPI_TX_1_MIPI_TX30_ADDR   0x45EU

◆ MAP_DST_8_MIPI_TX_1_MIPI_TX30_MASK

#define MAP_DST_8_MIPI_TX_1_MIPI_TX30_MASK   0xFFU

◆ MAP_DST_8_MIPI_TX_1_MIPI_TX30_POS

#define MAP_DST_8_MIPI_TX_1_MIPI_TX30_POS   0U

◆ MAP_DST_8_MIPI_TX_2_MIPI_TX30_ADDR

#define MAP_DST_8_MIPI_TX_2_MIPI_TX30_ADDR   0x49EU

◆ MAP_DST_8_MIPI_TX_2_MIPI_TX30_MASK

#define MAP_DST_8_MIPI_TX_2_MIPI_TX30_MASK   0xFFU

◆ MAP_DST_8_MIPI_TX_2_MIPI_TX30_POS

#define MAP_DST_8_MIPI_TX_2_MIPI_TX30_POS   0U

◆ MAP_DST_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_ADDR

#define MAP_DST_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_ADDR   0x519U

◆ MAP_DST_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_MASK

#define MAP_DST_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_MASK   0x1CU

◆ MAP_DST_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_POS

#define MAP_DST_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_POS   2U

◆ MAP_DST_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_ADDR

#define MAP_DST_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_ADDR   0x529U

◆ MAP_DST_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_MASK

#define MAP_DST_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_MASK   0x1CU

◆ MAP_DST_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_POS

#define MAP_DST_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_POS   2U

◆ MAP_DST_9_MIPI_TX_1_MIPI_TX32_ADDR

#define MAP_DST_9_MIPI_TX_1_MIPI_TX32_ADDR   0x460U

◆ MAP_DST_9_MIPI_TX_1_MIPI_TX32_MASK

#define MAP_DST_9_MIPI_TX_1_MIPI_TX32_MASK   0xFFU

◆ MAP_DST_9_MIPI_TX_1_MIPI_TX32_POS

#define MAP_DST_9_MIPI_TX_1_MIPI_TX32_POS   0U

◆ MAP_DST_9_MIPI_TX_2_MIPI_TX32_ADDR

#define MAP_DST_9_MIPI_TX_2_MIPI_TX32_ADDR   0x4A0U

◆ MAP_DST_9_MIPI_TX_2_MIPI_TX32_MASK

#define MAP_DST_9_MIPI_TX_2_MIPI_TX32_MASK   0xFFU

◆ MAP_DST_9_MIPI_TX_2_MIPI_TX32_POS

#define MAP_DST_9_MIPI_TX_2_MIPI_TX32_POS   0U

◆ MAP_EN_H_MIPI_TX_1_MIPI_TX12_ADDR

#define MAP_EN_H_MIPI_TX_1_MIPI_TX12_ADDR   0x44CU

◆ MAP_EN_H_MIPI_TX_1_MIPI_TX12_MASK

#define MAP_EN_H_MIPI_TX_1_MIPI_TX12_MASK   0xFFU

◆ MAP_EN_H_MIPI_TX_1_MIPI_TX12_POS

#define MAP_EN_H_MIPI_TX_1_MIPI_TX12_POS   0U

◆ MAP_EN_H_MIPI_TX_2_MIPI_TX12_ADDR

#define MAP_EN_H_MIPI_TX_2_MIPI_TX12_ADDR   0x48CU

◆ MAP_EN_H_MIPI_TX_2_MIPI_TX12_MASK

#define MAP_EN_H_MIPI_TX_2_MIPI_TX12_MASK   0xFFU

◆ MAP_EN_H_MIPI_TX_2_MIPI_TX12_POS

#define MAP_EN_H_MIPI_TX_2_MIPI_TX12_POS   0U

◆ MAP_EN_L_MIPI_TX_1_MIPI_TX11_ADDR

#define MAP_EN_L_MIPI_TX_1_MIPI_TX11_ADDR   0x44BU

◆ MAP_EN_L_MIPI_TX_1_MIPI_TX11_MASK

#define MAP_EN_L_MIPI_TX_1_MIPI_TX11_MASK   0xFFU

◆ MAP_EN_L_MIPI_TX_1_MIPI_TX11_POS

#define MAP_EN_L_MIPI_TX_1_MIPI_TX11_POS   0U

◆ MAP_EN_L_MIPI_TX_2_MIPI_TX11_ADDR

#define MAP_EN_L_MIPI_TX_2_MIPI_TX11_ADDR   0x48BU

◆ MAP_EN_L_MIPI_TX_2_MIPI_TX11_MASK

#define MAP_EN_L_MIPI_TX_2_MIPI_TX11_MASK   0xFFU

◆ MAP_EN_L_MIPI_TX_2_MIPI_TX11_POS

#define MAP_EN_L_MIPI_TX_2_MIPI_TX11_POS   0U

◆ MAP_EN_SRC_DST_NO_OF_VCS_FOR_REG

#define MAP_EN_SRC_DST_NO_OF_VCS_FOR_REG   (0x08U)

◆ MAP_SRC_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_ADDR

#define MAP_SRC_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_ADDR   0x510U

◆ MAP_SRC_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_MASK

#define MAP_SRC_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_MASK   0xE0U

◆ MAP_SRC_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_POS

#define MAP_SRC_0_H_MIPI_TX_EXT_1_MIPI_TX_EXT0_POS   5U

◆ MAP_SRC_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_ADDR

#define MAP_SRC_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_ADDR   0x520U

◆ MAP_SRC_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_MASK

#define MAP_SRC_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_MASK   0xE0U

◆ MAP_SRC_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_POS

#define MAP_SRC_0_H_MIPI_TX_EXT_2_MIPI_TX_EXT0_POS   5U

◆ MAP_SRC_0_MIPI_TX_1_MIPI_TX13_ADDR

#define MAP_SRC_0_MIPI_TX_1_MIPI_TX13_ADDR   0x44DU

◆ MAP_SRC_0_MIPI_TX_1_MIPI_TX13_MASK

#define MAP_SRC_0_MIPI_TX_1_MIPI_TX13_MASK   0xFFU

◆ MAP_SRC_0_MIPI_TX_1_MIPI_TX13_POS

#define MAP_SRC_0_MIPI_TX_1_MIPI_TX13_POS   0U

◆ MAP_SRC_0_MIPI_TX_2_MIPI_TX13_ADDR

#define MAP_SRC_0_MIPI_TX_2_MIPI_TX13_ADDR   0x48DU

◆ MAP_SRC_0_MIPI_TX_2_MIPI_TX13_MASK

#define MAP_SRC_0_MIPI_TX_2_MIPI_TX13_MASK   0xFFU

◆ MAP_SRC_0_MIPI_TX_2_MIPI_TX13_POS

#define MAP_SRC_0_MIPI_TX_2_MIPI_TX13_POS   0U

◆ MAP_SRC_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_ADDR

#define MAP_SRC_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_ADDR   0x51AU

◆ MAP_SRC_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_MASK

#define MAP_SRC_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_MASK   0xE0U

◆ MAP_SRC_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_POS

#define MAP_SRC_10_H_MIPI_TX_EXT_1_MIPI_TX_EXT10_POS   5U

◆ MAP_SRC_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_ADDR

#define MAP_SRC_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_ADDR   0x52AU

◆ MAP_SRC_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_MASK

#define MAP_SRC_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_MASK   0xE0U

◆ MAP_SRC_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_POS

#define MAP_SRC_10_H_MIPI_TX_EXT_2_MIPI_TX_EXT10_POS   5U

◆ MAP_SRC_10_MIPI_TX_1_MIPI_TX33_ADDR

#define MAP_SRC_10_MIPI_TX_1_MIPI_TX33_ADDR   0x461U

◆ MAP_SRC_10_MIPI_TX_1_MIPI_TX33_MASK

#define MAP_SRC_10_MIPI_TX_1_MIPI_TX33_MASK   0xFFU

◆ MAP_SRC_10_MIPI_TX_1_MIPI_TX33_POS

#define MAP_SRC_10_MIPI_TX_1_MIPI_TX33_POS   0U

◆ MAP_SRC_10_MIPI_TX_2_MIPI_TX33_ADDR

#define MAP_SRC_10_MIPI_TX_2_MIPI_TX33_ADDR   0x4A1U

◆ MAP_SRC_10_MIPI_TX_2_MIPI_TX33_MASK

#define MAP_SRC_10_MIPI_TX_2_MIPI_TX33_MASK   0xFFU

◆ MAP_SRC_10_MIPI_TX_2_MIPI_TX33_POS

#define MAP_SRC_10_MIPI_TX_2_MIPI_TX33_POS   0U

◆ MAP_SRC_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_ADDR

#define MAP_SRC_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_ADDR   0x51BU

◆ MAP_SRC_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_MASK

#define MAP_SRC_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_MASK   0xE0U

◆ MAP_SRC_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_POS

#define MAP_SRC_11_H_MIPI_TX_EXT_1_MIPI_TX_EXT11_POS   5U

◆ MAP_SRC_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_ADDR

#define MAP_SRC_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_ADDR   0x52BU

◆ MAP_SRC_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_MASK

#define MAP_SRC_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_MASK   0xE0U

◆ MAP_SRC_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_POS

#define MAP_SRC_11_H_MIPI_TX_EXT_2_MIPI_TX_EXT11_POS   5U

◆ MAP_SRC_11_MIPI_TX_1_MIPI_TX35_ADDR

#define MAP_SRC_11_MIPI_TX_1_MIPI_TX35_ADDR   0x463U

◆ MAP_SRC_11_MIPI_TX_1_MIPI_TX35_MASK

#define MAP_SRC_11_MIPI_TX_1_MIPI_TX35_MASK   0xFFU

◆ MAP_SRC_11_MIPI_TX_1_MIPI_TX35_POS

#define MAP_SRC_11_MIPI_TX_1_MIPI_TX35_POS   0U

◆ MAP_SRC_11_MIPI_TX_2_MIPI_TX35_ADDR

#define MAP_SRC_11_MIPI_TX_2_MIPI_TX35_ADDR   0x4A3U

◆ MAP_SRC_11_MIPI_TX_2_MIPI_TX35_MASK

#define MAP_SRC_11_MIPI_TX_2_MIPI_TX35_MASK   0xFFU

◆ MAP_SRC_11_MIPI_TX_2_MIPI_TX35_POS

#define MAP_SRC_11_MIPI_TX_2_MIPI_TX35_POS   0U

◆ MAP_SRC_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_ADDR

#define MAP_SRC_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_ADDR   0x51CU

◆ MAP_SRC_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_MASK

#define MAP_SRC_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_MASK   0xE0U

◆ MAP_SRC_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_POS

#define MAP_SRC_12_H_MIPI_TX_EXT_1_MIPI_TX_EXT12_POS   5U

◆ MAP_SRC_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_ADDR

#define MAP_SRC_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_ADDR   0x52CU

◆ MAP_SRC_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_MASK

#define MAP_SRC_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_MASK   0xE0U

◆ MAP_SRC_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_POS

#define MAP_SRC_12_H_MIPI_TX_EXT_2_MIPI_TX_EXT12_POS   5U

◆ MAP_SRC_12_MIPI_TX_1_MIPI_TX37_ADDR

#define MAP_SRC_12_MIPI_TX_1_MIPI_TX37_ADDR   0x465U

◆ MAP_SRC_12_MIPI_TX_1_MIPI_TX37_MASK

#define MAP_SRC_12_MIPI_TX_1_MIPI_TX37_MASK   0xFFU

◆ MAP_SRC_12_MIPI_TX_1_MIPI_TX37_POS

#define MAP_SRC_12_MIPI_TX_1_MIPI_TX37_POS   0U

◆ MAP_SRC_12_MIPI_TX_2_MIPI_TX37_ADDR

#define MAP_SRC_12_MIPI_TX_2_MIPI_TX37_ADDR   0x4A5U

◆ MAP_SRC_12_MIPI_TX_2_MIPI_TX37_MASK

#define MAP_SRC_12_MIPI_TX_2_MIPI_TX37_MASK   0xFFU

◆ MAP_SRC_12_MIPI_TX_2_MIPI_TX37_POS

#define MAP_SRC_12_MIPI_TX_2_MIPI_TX37_POS   0U

◆ MAP_SRC_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_ADDR

#define MAP_SRC_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_ADDR   0x51DU

◆ MAP_SRC_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_MASK

#define MAP_SRC_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_MASK   0xE0U

◆ MAP_SRC_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_POS

#define MAP_SRC_13_H_MIPI_TX_EXT_1_MIPI_TX_EXT13_POS   5U

◆ MAP_SRC_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_ADDR

#define MAP_SRC_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_ADDR   0x52DU

◆ MAP_SRC_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_MASK

#define MAP_SRC_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_MASK   0xE0U

◆ MAP_SRC_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_POS

#define MAP_SRC_13_H_MIPI_TX_EXT_2_MIPI_TX_EXT13_POS   5U

◆ MAP_SRC_13_MIPI_TX_1_MIPI_TX39_ADDR

#define MAP_SRC_13_MIPI_TX_1_MIPI_TX39_ADDR   0x467U

◆ MAP_SRC_13_MIPI_TX_1_MIPI_TX39_MASK

#define MAP_SRC_13_MIPI_TX_1_MIPI_TX39_MASK   0xFFU

◆ MAP_SRC_13_MIPI_TX_1_MIPI_TX39_POS

#define MAP_SRC_13_MIPI_TX_1_MIPI_TX39_POS   0U

◆ MAP_SRC_13_MIPI_TX_2_MIPI_TX39_ADDR

#define MAP_SRC_13_MIPI_TX_2_MIPI_TX39_ADDR   0x4A7U

◆ MAP_SRC_13_MIPI_TX_2_MIPI_TX39_MASK

#define MAP_SRC_13_MIPI_TX_2_MIPI_TX39_MASK   0xFFU

◆ MAP_SRC_13_MIPI_TX_2_MIPI_TX39_POS

#define MAP_SRC_13_MIPI_TX_2_MIPI_TX39_POS   0U

◆ MAP_SRC_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_ADDR

#define MAP_SRC_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_ADDR   0x51EU

◆ MAP_SRC_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_MASK

#define MAP_SRC_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_MASK   0xE0U

◆ MAP_SRC_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_POS

#define MAP_SRC_14_H_MIPI_TX_EXT_1_MIPI_TX_EXT14_POS   5U

◆ MAP_SRC_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_ADDR

#define MAP_SRC_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_ADDR   0x52EU

◆ MAP_SRC_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_MASK

#define MAP_SRC_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_MASK   0xE0U

◆ MAP_SRC_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_POS

#define MAP_SRC_14_H_MIPI_TX_EXT_2_MIPI_TX_EXT14_POS   5U

◆ MAP_SRC_14_MIPI_TX_1_MIPI_TX41_ADDR

#define MAP_SRC_14_MIPI_TX_1_MIPI_TX41_ADDR   0x469U

◆ MAP_SRC_14_MIPI_TX_1_MIPI_TX41_MASK

#define MAP_SRC_14_MIPI_TX_1_MIPI_TX41_MASK   0xFFU

◆ MAP_SRC_14_MIPI_TX_1_MIPI_TX41_POS

#define MAP_SRC_14_MIPI_TX_1_MIPI_TX41_POS   0U

◆ MAP_SRC_14_MIPI_TX_2_MIPI_TX41_ADDR

#define MAP_SRC_14_MIPI_TX_2_MIPI_TX41_ADDR   0x4A9U

◆ MAP_SRC_14_MIPI_TX_2_MIPI_TX41_MASK

#define MAP_SRC_14_MIPI_TX_2_MIPI_TX41_MASK   0xFFU

◆ MAP_SRC_14_MIPI_TX_2_MIPI_TX41_POS

#define MAP_SRC_14_MIPI_TX_2_MIPI_TX41_POS   0U

◆ MAP_SRC_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_ADDR

#define MAP_SRC_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_ADDR   0x51FU

◆ MAP_SRC_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_MASK

#define MAP_SRC_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_MASK   0xE0U

◆ MAP_SRC_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_POS

#define MAP_SRC_15_H_MIPI_TX_EXT_1_MIPI_TX_EXT15_POS   5U

◆ MAP_SRC_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_ADDR

#define MAP_SRC_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_ADDR   0x52FU

◆ MAP_SRC_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_MASK

#define MAP_SRC_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_MASK   0xE0U

◆ MAP_SRC_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_POS

#define MAP_SRC_15_H_MIPI_TX_EXT_2_MIPI_TX_EXT15_POS   5U

◆ MAP_SRC_15_MIPI_TX_1_MIPI_TX43_ADDR

#define MAP_SRC_15_MIPI_TX_1_MIPI_TX43_ADDR   0x46BU

◆ MAP_SRC_15_MIPI_TX_1_MIPI_TX43_MASK

#define MAP_SRC_15_MIPI_TX_1_MIPI_TX43_MASK   0xFFU

◆ MAP_SRC_15_MIPI_TX_1_MIPI_TX43_POS

#define MAP_SRC_15_MIPI_TX_1_MIPI_TX43_POS   0U

◆ MAP_SRC_15_MIPI_TX_2_MIPI_TX43_ADDR

#define MAP_SRC_15_MIPI_TX_2_MIPI_TX43_ADDR   0x4ABU

◆ MAP_SRC_15_MIPI_TX_2_MIPI_TX43_MASK

#define MAP_SRC_15_MIPI_TX_2_MIPI_TX43_MASK   0xFFU

◆ MAP_SRC_15_MIPI_TX_2_MIPI_TX43_POS

#define MAP_SRC_15_MIPI_TX_2_MIPI_TX43_POS   0U

◆ MAP_SRC_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_ADDR

#define MAP_SRC_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_ADDR   0x511U

◆ MAP_SRC_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_MASK

#define MAP_SRC_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_MASK   0xE0U

◆ MAP_SRC_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_POS

#define MAP_SRC_1_H_MIPI_TX_EXT_1_MIPI_TX_EXT1_POS   5U

◆ MAP_SRC_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_ADDR

#define MAP_SRC_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_ADDR   0x521U

◆ MAP_SRC_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_MASK

#define MAP_SRC_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_MASK   0xE0U

◆ MAP_SRC_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_POS

#define MAP_SRC_1_H_MIPI_TX_EXT_2_MIPI_TX_EXT1_POS   5U

◆ MAP_SRC_1_MIPI_TX_1_MIPI_TX15_ADDR

#define MAP_SRC_1_MIPI_TX_1_MIPI_TX15_ADDR   0x44FU

◆ MAP_SRC_1_MIPI_TX_1_MIPI_TX15_MASK

#define MAP_SRC_1_MIPI_TX_1_MIPI_TX15_MASK   0xFFU

◆ MAP_SRC_1_MIPI_TX_1_MIPI_TX15_POS

#define MAP_SRC_1_MIPI_TX_1_MIPI_TX15_POS   0U

◆ MAP_SRC_1_MIPI_TX_2_MIPI_TX15_ADDR

#define MAP_SRC_1_MIPI_TX_2_MIPI_TX15_ADDR   0x48FU

◆ MAP_SRC_1_MIPI_TX_2_MIPI_TX15_MASK

#define MAP_SRC_1_MIPI_TX_2_MIPI_TX15_MASK   0xFFU

◆ MAP_SRC_1_MIPI_TX_2_MIPI_TX15_POS

#define MAP_SRC_1_MIPI_TX_2_MIPI_TX15_POS   0U

◆ MAP_SRC_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_ADDR

#define MAP_SRC_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_ADDR   0x512U

◆ MAP_SRC_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_MASK

#define MAP_SRC_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_MASK   0xE0U

◆ MAP_SRC_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_POS

#define MAP_SRC_2_H_MIPI_TX_EXT_1_MIPI_TX_EXT2_POS   5U

◆ MAP_SRC_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_ADDR

#define MAP_SRC_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_ADDR   0x522U

◆ MAP_SRC_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_MASK

#define MAP_SRC_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_MASK   0xE0U

◆ MAP_SRC_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_POS

#define MAP_SRC_2_H_MIPI_TX_EXT_2_MIPI_TX_EXT2_POS   5U

◆ MAP_SRC_2_MIPI_TX_1_MIPI_TX17_ADDR

#define MAP_SRC_2_MIPI_TX_1_MIPI_TX17_ADDR   0x451U

◆ MAP_SRC_2_MIPI_TX_1_MIPI_TX17_MASK

#define MAP_SRC_2_MIPI_TX_1_MIPI_TX17_MASK   0xFFU

◆ MAP_SRC_2_MIPI_TX_1_MIPI_TX17_POS

#define MAP_SRC_2_MIPI_TX_1_MIPI_TX17_POS   0U

◆ MAP_SRC_2_MIPI_TX_2_MIPI_TX17_ADDR

#define MAP_SRC_2_MIPI_TX_2_MIPI_TX17_ADDR   0x491U

◆ MAP_SRC_2_MIPI_TX_2_MIPI_TX17_MASK

#define MAP_SRC_2_MIPI_TX_2_MIPI_TX17_MASK   0xFFU

◆ MAP_SRC_2_MIPI_TX_2_MIPI_TX17_POS

#define MAP_SRC_2_MIPI_TX_2_MIPI_TX17_POS   0U

◆ MAP_SRC_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_ADDR

#define MAP_SRC_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_ADDR   0x513U

◆ MAP_SRC_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_MASK

#define MAP_SRC_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_MASK   0xE0U

◆ MAP_SRC_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_POS

#define MAP_SRC_3_H_MIPI_TX_EXT_1_MIPI_TX_EXT3_POS   5U

◆ MAP_SRC_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_ADDR

#define MAP_SRC_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_ADDR   0x523U

◆ MAP_SRC_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_MASK

#define MAP_SRC_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_MASK   0xE0U

◆ MAP_SRC_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_POS

#define MAP_SRC_3_H_MIPI_TX_EXT_2_MIPI_TX_EXT3_POS   5U

◆ MAP_SRC_3_MIPI_TX_1_MIPI_TX19_ADDR

#define MAP_SRC_3_MIPI_TX_1_MIPI_TX19_ADDR   0x453U

◆ MAP_SRC_3_MIPI_TX_1_MIPI_TX19_MASK

#define MAP_SRC_3_MIPI_TX_1_MIPI_TX19_MASK   0xFFU

◆ MAP_SRC_3_MIPI_TX_1_MIPI_TX19_POS

#define MAP_SRC_3_MIPI_TX_1_MIPI_TX19_POS   0U

◆ MAP_SRC_3_MIPI_TX_2_MIPI_TX19_ADDR

#define MAP_SRC_3_MIPI_TX_2_MIPI_TX19_ADDR   0x493U

◆ MAP_SRC_3_MIPI_TX_2_MIPI_TX19_MASK

#define MAP_SRC_3_MIPI_TX_2_MIPI_TX19_MASK   0xFFU

◆ MAP_SRC_3_MIPI_TX_2_MIPI_TX19_POS

#define MAP_SRC_3_MIPI_TX_2_MIPI_TX19_POS   0U

◆ MAP_SRC_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_ADDR

#define MAP_SRC_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_ADDR   0x514U

◆ MAP_SRC_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_MASK

#define MAP_SRC_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_MASK   0xE0U

◆ MAP_SRC_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_POS

#define MAP_SRC_4_H_MIPI_TX_EXT_1_MIPI_TX_EXT4_POS   5U

◆ MAP_SRC_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_ADDR

#define MAP_SRC_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_ADDR   0x524U

◆ MAP_SRC_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_MASK

#define MAP_SRC_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_MASK   0xE0U

◆ MAP_SRC_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_POS

#define MAP_SRC_4_H_MIPI_TX_EXT_2_MIPI_TX_EXT4_POS   5U

◆ MAP_SRC_4_MIPI_TX_1_MIPI_TX21_ADDR

#define MAP_SRC_4_MIPI_TX_1_MIPI_TX21_ADDR   0x455U

◆ MAP_SRC_4_MIPI_TX_1_MIPI_TX21_MASK

#define MAP_SRC_4_MIPI_TX_1_MIPI_TX21_MASK   0xFFU

◆ MAP_SRC_4_MIPI_TX_1_MIPI_TX21_POS

#define MAP_SRC_4_MIPI_TX_1_MIPI_TX21_POS   0U

◆ MAP_SRC_4_MIPI_TX_2_MIPI_TX21_ADDR

#define MAP_SRC_4_MIPI_TX_2_MIPI_TX21_ADDR   0x495U

◆ MAP_SRC_4_MIPI_TX_2_MIPI_TX21_MASK

#define MAP_SRC_4_MIPI_TX_2_MIPI_TX21_MASK   0xFFU

◆ MAP_SRC_4_MIPI_TX_2_MIPI_TX21_POS

#define MAP_SRC_4_MIPI_TX_2_MIPI_TX21_POS   0U

◆ MAP_SRC_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_ADDR

#define MAP_SRC_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_ADDR   0x515U

◆ MAP_SRC_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_MASK

#define MAP_SRC_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_MASK   0xE0U

◆ MAP_SRC_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_POS

#define MAP_SRC_5_H_MIPI_TX_EXT_1_MIPI_TX_EXT5_POS   5U

◆ MAP_SRC_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_ADDR

#define MAP_SRC_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_ADDR   0x525U

◆ MAP_SRC_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_MASK

#define MAP_SRC_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_MASK   0xE0U

◆ MAP_SRC_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_POS

#define MAP_SRC_5_H_MIPI_TX_EXT_2_MIPI_TX_EXT5_POS   5U

◆ MAP_SRC_5_MIPI_TX_1_MIPI_TX23_ADDR

#define MAP_SRC_5_MIPI_TX_1_MIPI_TX23_ADDR   0x457U

◆ MAP_SRC_5_MIPI_TX_1_MIPI_TX23_MASK

#define MAP_SRC_5_MIPI_TX_1_MIPI_TX23_MASK   0xFFU

◆ MAP_SRC_5_MIPI_TX_1_MIPI_TX23_POS

#define MAP_SRC_5_MIPI_TX_1_MIPI_TX23_POS   0U

◆ MAP_SRC_5_MIPI_TX_2_MIPI_TX23_ADDR

#define MAP_SRC_5_MIPI_TX_2_MIPI_TX23_ADDR   0x497U

◆ MAP_SRC_5_MIPI_TX_2_MIPI_TX23_MASK

#define MAP_SRC_5_MIPI_TX_2_MIPI_TX23_MASK   0xFFU

◆ MAP_SRC_5_MIPI_TX_2_MIPI_TX23_POS

#define MAP_SRC_5_MIPI_TX_2_MIPI_TX23_POS   0U

◆ MAP_SRC_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_ADDR

#define MAP_SRC_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_ADDR   0x516U

◆ MAP_SRC_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_MASK

#define MAP_SRC_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_MASK   0xE0U

◆ MAP_SRC_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_POS

#define MAP_SRC_6_H_MIPI_TX_EXT_1_MIPI_TX_EXT6_POS   5U

◆ MAP_SRC_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_ADDR

#define MAP_SRC_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_ADDR   0x526U

◆ MAP_SRC_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_MASK

#define MAP_SRC_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_MASK   0xE0U

◆ MAP_SRC_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_POS

#define MAP_SRC_6_H_MIPI_TX_EXT_2_MIPI_TX_EXT6_POS   5U

◆ MAP_SRC_6_MIPI_TX_1_MIPI_TX25_ADDR

#define MAP_SRC_6_MIPI_TX_1_MIPI_TX25_ADDR   0x459U

◆ MAP_SRC_6_MIPI_TX_1_MIPI_TX25_MASK

#define MAP_SRC_6_MIPI_TX_1_MIPI_TX25_MASK   0xFFU

◆ MAP_SRC_6_MIPI_TX_1_MIPI_TX25_POS

#define MAP_SRC_6_MIPI_TX_1_MIPI_TX25_POS   0U

◆ MAP_SRC_6_MIPI_TX_2_MIPI_TX25_ADDR

#define MAP_SRC_6_MIPI_TX_2_MIPI_TX25_ADDR   0x499U

◆ MAP_SRC_6_MIPI_TX_2_MIPI_TX25_MASK

#define MAP_SRC_6_MIPI_TX_2_MIPI_TX25_MASK   0xFFU

◆ MAP_SRC_6_MIPI_TX_2_MIPI_TX25_POS

#define MAP_SRC_6_MIPI_TX_2_MIPI_TX25_POS   0U

◆ MAP_SRC_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_ADDR

#define MAP_SRC_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_ADDR   0x517U

◆ MAP_SRC_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_MASK

#define MAP_SRC_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_MASK   0xE0U

◆ MAP_SRC_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_POS

#define MAP_SRC_7_H_MIPI_TX_EXT_1_MIPI_TX_EXT7_POS   5U

◆ MAP_SRC_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_ADDR

#define MAP_SRC_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_ADDR   0x527U

◆ MAP_SRC_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_MASK

#define MAP_SRC_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_MASK   0xE0U

◆ MAP_SRC_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_POS

#define MAP_SRC_7_H_MIPI_TX_EXT_2_MIPI_TX_EXT7_POS   5U

◆ MAP_SRC_7_MIPI_TX_1_MIPI_TX27_ADDR

#define MAP_SRC_7_MIPI_TX_1_MIPI_TX27_ADDR   0x45BU

◆ MAP_SRC_7_MIPI_TX_1_MIPI_TX27_MASK

#define MAP_SRC_7_MIPI_TX_1_MIPI_TX27_MASK   0xFFU

◆ MAP_SRC_7_MIPI_TX_1_MIPI_TX27_POS

#define MAP_SRC_7_MIPI_TX_1_MIPI_TX27_POS   0U

◆ MAP_SRC_7_MIPI_TX_2_MIPI_TX27_ADDR

#define MAP_SRC_7_MIPI_TX_2_MIPI_TX27_ADDR   0x49BU

◆ MAP_SRC_7_MIPI_TX_2_MIPI_TX27_MASK

#define MAP_SRC_7_MIPI_TX_2_MIPI_TX27_MASK   0xFFU

◆ MAP_SRC_7_MIPI_TX_2_MIPI_TX27_POS

#define MAP_SRC_7_MIPI_TX_2_MIPI_TX27_POS   0U

◆ MAP_SRC_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_ADDR

#define MAP_SRC_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_ADDR   0x518U

◆ MAP_SRC_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_MASK

#define MAP_SRC_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_MASK   0xE0U

◆ MAP_SRC_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_POS

#define MAP_SRC_8_H_MIPI_TX_EXT_1_MIPI_TX_EXT8_POS   5U

◆ MAP_SRC_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_ADDR

#define MAP_SRC_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_ADDR   0x528U

◆ MAP_SRC_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_MASK

#define MAP_SRC_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_MASK   0xE0U

◆ MAP_SRC_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_POS

#define MAP_SRC_8_H_MIPI_TX_EXT_2_MIPI_TX_EXT8_POS   5U

◆ MAP_SRC_8_MIPI_TX_1_MIPI_TX29_ADDR

#define MAP_SRC_8_MIPI_TX_1_MIPI_TX29_ADDR   0x45DU

◆ MAP_SRC_8_MIPI_TX_1_MIPI_TX29_MASK

#define MAP_SRC_8_MIPI_TX_1_MIPI_TX29_MASK   0xFFU

◆ MAP_SRC_8_MIPI_TX_1_MIPI_TX29_POS

#define MAP_SRC_8_MIPI_TX_1_MIPI_TX29_POS   0U

◆ MAP_SRC_8_MIPI_TX_2_MIPI_TX29_ADDR

#define MAP_SRC_8_MIPI_TX_2_MIPI_TX29_ADDR   0x49DU

◆ MAP_SRC_8_MIPI_TX_2_MIPI_TX29_MASK

#define MAP_SRC_8_MIPI_TX_2_MIPI_TX29_MASK   0xFFU

◆ MAP_SRC_8_MIPI_TX_2_MIPI_TX29_POS

#define MAP_SRC_8_MIPI_TX_2_MIPI_TX29_POS   0U

◆ MAP_SRC_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_ADDR

#define MAP_SRC_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_ADDR   0x519U

◆ MAP_SRC_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_MASK

#define MAP_SRC_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_MASK   0xE0U

◆ MAP_SRC_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_POS

#define MAP_SRC_9_H_MIPI_TX_EXT_1_MIPI_TX_EXT9_POS   5U

◆ MAP_SRC_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_ADDR

#define MAP_SRC_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_ADDR   0x529U

◆ MAP_SRC_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_MASK

#define MAP_SRC_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_MASK   0xE0U

◆ MAP_SRC_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_POS

#define MAP_SRC_9_H_MIPI_TX_EXT_2_MIPI_TX_EXT9_POS   5U

◆ MAP_SRC_9_MIPI_TX_1_MIPI_TX31_ADDR

#define MAP_SRC_9_MIPI_TX_1_MIPI_TX31_ADDR   0x45FU

◆ MAP_SRC_9_MIPI_TX_1_MIPI_TX31_MASK

#define MAP_SRC_9_MIPI_TX_1_MIPI_TX31_MASK   0xFFU

◆ MAP_SRC_9_MIPI_TX_1_MIPI_TX31_POS

#define MAP_SRC_9_MIPI_TX_1_MIPI_TX31_POS   0U

◆ MAP_SRC_9_MIPI_TX_2_MIPI_TX31_ADDR

#define MAP_SRC_9_MIPI_TX_2_MIPI_TX31_ADDR   0x49FU

◆ MAP_SRC_9_MIPI_TX_2_MIPI_TX31_MASK

#define MAP_SRC_9_MIPI_TX_2_MIPI_TX31_MASK   0xFFU

◆ MAP_SRC_9_MIPI_TX_2_MIPI_TX31_POS

#define MAP_SRC_9_MIPI_TX_2_MIPI_TX31_POS   0U

◆ MASK_VIDEO_DE_VID_RX_Y_VIDEO_RX10_ADDR

#define MASK_VIDEO_DE_VID_RX_Y_VIDEO_RX10_ADDR   0x11CU

◆ MASK_VIDEO_DE_VID_RX_Y_VIDEO_RX10_MASK

#define MASK_VIDEO_DE_VID_RX_Y_VIDEO_RX10_MASK   0x40U

◆ MASK_VIDEO_DE_VID_RX_Y_VIDEO_RX10_POS

#define MASK_VIDEO_DE_VID_RX_Y_VIDEO_RX10_POS   6U

◆ MASK_VIDEO_DE_VID_RX_Z_VIDEO_RX10_ADDR

#define MASK_VIDEO_DE_VID_RX_Z_VIDEO_RX10_ADDR   0x12EU

◆ MASK_VIDEO_DE_VID_RX_Z_VIDEO_RX10_MASK

#define MASK_VIDEO_DE_VID_RX_Z_VIDEO_RX10_MASK   0x40U

◆ MASK_VIDEO_DE_VID_RX_Z_VIDEO_RX10_POS

#define MASK_VIDEO_DE_VID_RX_Z_VIDEO_RX10_POS   6U

◆ MATCH_SRC_ID_CFGC_CC_ARQ0_ADDR

#define MATCH_SRC_ID_CFGC_CC_ARQ0_ADDR   0x75U

◆ MATCH_SRC_ID_CFGC_CC_ARQ0_MASK

#define MATCH_SRC_ID_CFGC_CC_ARQ0_MASK   0x20U

◆ MATCH_SRC_ID_CFGC_CC_ARQ0_POS

#define MATCH_SRC_ID_CFGC_CC_ARQ0_POS   5U

◆ MATCH_SRC_ID_CFGC_IIC_X_ARQ0_ADDR

#define MATCH_SRC_ID_CFGC_IIC_X_ARQ0_ADDR   0x85U

◆ MATCH_SRC_ID_CFGC_IIC_X_ARQ0_MASK

#define MATCH_SRC_ID_CFGC_IIC_X_ARQ0_MASK   0x20U

◆ MATCH_SRC_ID_CFGC_IIC_X_ARQ0_POS

#define MATCH_SRC_ID_CFGC_IIC_X_ARQ0_POS   5U

◆ MATCH_SRC_ID_CFGC_IIC_Y_ARQ0_ADDR

#define MATCH_SRC_ID_CFGC_IIC_Y_ARQ0_ADDR   0x8DU

◆ MATCH_SRC_ID_CFGC_IIC_Y_ARQ0_MASK

#define MATCH_SRC_ID_CFGC_IIC_Y_ARQ0_MASK   0x20U

◆ MATCH_SRC_ID_CFGC_IIC_Y_ARQ0_POS

#define MATCH_SRC_ID_CFGC_IIC_Y_ARQ0_POS   5U

◆ MATCH_SRC_ID_CFGL_GPIO_ARQ0_ADDR

#define MATCH_SRC_ID_CFGL_GPIO_ARQ0_ADDR   0x7DU

◆ MATCH_SRC_ID_CFGL_GPIO_ARQ0_MASK

#define MATCH_SRC_ID_CFGL_GPIO_ARQ0_MASK   0x20U

◆ MATCH_SRC_ID_CFGL_GPIO_ARQ0_POS

#define MATCH_SRC_ID_CFGL_GPIO_ARQ0_POS   5U

◆ MATCH_SRC_ID_CFGL_SPI_ARQ0_ADDR

#define MATCH_SRC_ID_CFGL_SPI_ARQ0_ADDR   0x6DU

◆ MATCH_SRC_ID_CFGL_SPI_ARQ0_MASK

#define MATCH_SRC_ID_CFGL_SPI_ARQ0_MASK   0x20U

◆ MATCH_SRC_ID_CFGL_SPI_ARQ0_POS

#define MATCH_SRC_ID_CFGL_SPI_ARQ0_POS   5U

◆ MAX96792_MASK_TO_RW_ALL_MASK

#define MAX96792_MASK_TO_RW_ALL_MASK   (0xFFU)

◆ MAX96792_READ_ALT_MEM_MAP_MASK

#define MAX96792_READ_ALT_MEM_MAP_MASK   (0x17U)

◆ MAX_RT_CFGC_CC_ARQ1_ADDR

#define MAX_RT_CFGC_CC_ARQ1_ADDR   0x76U

◆ MAX_RT_CFGC_CC_ARQ1_MASK

#define MAX_RT_CFGC_CC_ARQ1_MASK   0x70U

◆ MAX_RT_CFGC_CC_ARQ1_POS

#define MAX_RT_CFGC_CC_ARQ1_POS   4U

◆ MAX_RT_CFGC_IIC_X_ARQ1_ADDR

#define MAX_RT_CFGC_IIC_X_ARQ1_ADDR   0x86U

◆ MAX_RT_CFGC_IIC_X_ARQ1_MASK

#define MAX_RT_CFGC_IIC_X_ARQ1_MASK   0x70U

◆ MAX_RT_CFGC_IIC_X_ARQ1_POS

#define MAX_RT_CFGC_IIC_X_ARQ1_POS   4U

◆ MAX_RT_CFGC_IIC_Y_ARQ1_ADDR

#define MAX_RT_CFGC_IIC_Y_ARQ1_ADDR   0x8EU

◆ MAX_RT_CFGC_IIC_Y_ARQ1_MASK

#define MAX_RT_CFGC_IIC_Y_ARQ1_MASK   0x70U

◆ MAX_RT_CFGC_IIC_Y_ARQ1_POS

#define MAX_RT_CFGC_IIC_Y_ARQ1_POS   4U

◆ MAX_RT_CFGL_GPIO_ARQ1_ADDR

#define MAX_RT_CFGL_GPIO_ARQ1_ADDR   0x7EU

◆ MAX_RT_CFGL_GPIO_ARQ1_MASK

#define MAX_RT_CFGL_GPIO_ARQ1_MASK   0x70U

◆ MAX_RT_CFGL_GPIO_ARQ1_POS

#define MAX_RT_CFGL_GPIO_ARQ1_POS   4U

◆ MAX_RT_CFGL_SPI_ARQ1_ADDR

#define MAX_RT_CFGL_SPI_ARQ1_ADDR   0x6EU

◆ MAX_RT_CFGL_SPI_ARQ1_MASK

#define MAX_RT_CFGL_SPI_ARQ1_MASK   0x70U

◆ MAX_RT_CFGL_SPI_ARQ1_POS

#define MAX_RT_CFGL_SPI_ARQ1_POS   4U

◆ MAX_RT_ERR_B_CFGC_B_CC_ARQ2_ADDR

#define MAX_RT_ERR_B_CFGC_B_CC_ARQ2_ADDR   0x5077U

◆ MAX_RT_ERR_B_CFGC_B_CC_ARQ2_MASK

#define MAX_RT_ERR_B_CFGC_B_CC_ARQ2_MASK   0x80U

◆ MAX_RT_ERR_B_CFGC_B_CC_ARQ2_POS

#define MAX_RT_ERR_B_CFGC_B_CC_ARQ2_POS   7U

◆ MAX_RT_ERR_B_CFGC_B_IIC_X_ARQ2_ADDR

#define MAX_RT_ERR_B_CFGC_B_IIC_X_ARQ2_ADDR   0x5087U

◆ MAX_RT_ERR_B_CFGC_B_IIC_X_ARQ2_MASK

#define MAX_RT_ERR_B_CFGC_B_IIC_X_ARQ2_MASK   0x80U

◆ MAX_RT_ERR_B_CFGC_B_IIC_X_ARQ2_POS

#define MAX_RT_ERR_B_CFGC_B_IIC_X_ARQ2_POS   7U

◆ MAX_RT_ERR_B_CFGC_B_IIC_Y_ARQ2_ADDR

#define MAX_RT_ERR_B_CFGC_B_IIC_Y_ARQ2_ADDR   0x508FU

◆ MAX_RT_ERR_B_CFGC_B_IIC_Y_ARQ2_MASK

#define MAX_RT_ERR_B_CFGC_B_IIC_Y_ARQ2_MASK   0x80U

◆ MAX_RT_ERR_B_CFGC_B_IIC_Y_ARQ2_POS

#define MAX_RT_ERR_B_CFGC_B_IIC_Y_ARQ2_POS   7U

◆ MAX_RT_ERR_B_CFGL_B_GPIO_ARQ2_ADDR

#define MAX_RT_ERR_B_CFGL_B_GPIO_ARQ2_ADDR   0x507FU

◆ MAX_RT_ERR_B_CFGL_B_GPIO_ARQ2_MASK

#define MAX_RT_ERR_B_CFGL_B_GPIO_ARQ2_MASK   0x80U

◆ MAX_RT_ERR_B_CFGL_B_GPIO_ARQ2_POS

#define MAX_RT_ERR_B_CFGL_B_GPIO_ARQ2_POS   7U

◆ MAX_RT_ERR_CFGC_CC_ARQ2_ADDR

#define MAX_RT_ERR_CFGC_CC_ARQ2_ADDR   0x77U

◆ MAX_RT_ERR_CFGC_CC_ARQ2_MASK

#define MAX_RT_ERR_CFGC_CC_ARQ2_MASK   0x80U

◆ MAX_RT_ERR_CFGC_CC_ARQ2_POS

#define MAX_RT_ERR_CFGC_CC_ARQ2_POS   7U

◆ MAX_RT_ERR_CFGC_IIC_X_ARQ2_ADDR

#define MAX_RT_ERR_CFGC_IIC_X_ARQ2_ADDR   0x87U

◆ MAX_RT_ERR_CFGC_IIC_X_ARQ2_MASK

#define MAX_RT_ERR_CFGC_IIC_X_ARQ2_MASK   0x80U

◆ MAX_RT_ERR_CFGC_IIC_X_ARQ2_POS

#define MAX_RT_ERR_CFGC_IIC_X_ARQ2_POS   7U

◆ MAX_RT_ERR_CFGC_IIC_Y_ARQ2_ADDR

#define MAX_RT_ERR_CFGC_IIC_Y_ARQ2_ADDR   0x8FU

◆ MAX_RT_ERR_CFGC_IIC_Y_ARQ2_MASK

#define MAX_RT_ERR_CFGC_IIC_Y_ARQ2_MASK   0x80U

◆ MAX_RT_ERR_CFGC_IIC_Y_ARQ2_POS

#define MAX_RT_ERR_CFGC_IIC_Y_ARQ2_POS   7U

◆ MAX_RT_ERR_CFGL_GPIO_ARQ2_ADDR

#define MAX_RT_ERR_CFGL_GPIO_ARQ2_ADDR   0x7FU

◆ MAX_RT_ERR_CFGL_GPIO_ARQ2_MASK

#define MAX_RT_ERR_CFGL_GPIO_ARQ2_MASK   0x80U

◆ MAX_RT_ERR_CFGL_GPIO_ARQ2_POS

#define MAX_RT_ERR_CFGL_GPIO_ARQ2_POS   7U

◆ MAX_RT_ERR_CFGL_SPI_ARQ2_ADDR

#define MAX_RT_ERR_CFGL_SPI_ARQ2_ADDR   0x6FU

◆ MAX_RT_ERR_CFGL_SPI_ARQ2_MASK

#define MAX_RT_ERR_CFGL_SPI_ARQ2_MASK   0x80U

◆ MAX_RT_ERR_CFGL_SPI_ARQ2_POS

#define MAX_RT_ERR_CFGL_SPI_ARQ2_POS   7U

◆ MAX_RT_ERR_OEN_B_CFGC_B_CC_ARQ1_ADDR

#define MAX_RT_ERR_OEN_B_CFGC_B_CC_ARQ1_ADDR   0x5076U

◆ MAX_RT_ERR_OEN_B_CFGC_B_CC_ARQ1_MASK

#define MAX_RT_ERR_OEN_B_CFGC_B_CC_ARQ1_MASK   0x02U

◆ MAX_RT_ERR_OEN_B_CFGC_B_CC_ARQ1_POS

#define MAX_RT_ERR_OEN_B_CFGC_B_CC_ARQ1_POS   1U

◆ MAX_RT_ERR_OEN_B_CFGC_B_IIC_X_ARQ1_ADDR

#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_X_ARQ1_ADDR   0x5086U

◆ MAX_RT_ERR_OEN_B_CFGC_B_IIC_X_ARQ1_MASK

#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_X_ARQ1_MASK   0x02U

◆ MAX_RT_ERR_OEN_B_CFGC_B_IIC_X_ARQ1_POS

#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_X_ARQ1_POS   1U

◆ MAX_RT_ERR_OEN_B_CFGC_B_IIC_Y_ARQ1_ADDR

#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_Y_ARQ1_ADDR   0x508EU

◆ MAX_RT_ERR_OEN_B_CFGC_B_IIC_Y_ARQ1_MASK

#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_Y_ARQ1_MASK   0x02U

◆ MAX_RT_ERR_OEN_B_CFGC_B_IIC_Y_ARQ1_POS

#define MAX_RT_ERR_OEN_B_CFGC_B_IIC_Y_ARQ1_POS   1U

◆ MAX_RT_ERR_OEN_B_CFGL_B_GPIO_ARQ1_ADDR

#define MAX_RT_ERR_OEN_B_CFGL_B_GPIO_ARQ1_ADDR   0x507EU

◆ MAX_RT_ERR_OEN_B_CFGL_B_GPIO_ARQ1_MASK

#define MAX_RT_ERR_OEN_B_CFGL_B_GPIO_ARQ1_MASK   0x02U

◆ MAX_RT_ERR_OEN_B_CFGL_B_GPIO_ARQ1_POS

#define MAX_RT_ERR_OEN_B_CFGL_B_GPIO_ARQ1_POS   1U

◆ MAX_RT_ERR_OEN_CFGC_CC_ARQ1_ADDR

#define MAX_RT_ERR_OEN_CFGC_CC_ARQ1_ADDR   0x76U

◆ MAX_RT_ERR_OEN_CFGC_CC_ARQ1_MASK

#define MAX_RT_ERR_OEN_CFGC_CC_ARQ1_MASK   0x02U

◆ MAX_RT_ERR_OEN_CFGC_CC_ARQ1_POS

#define MAX_RT_ERR_OEN_CFGC_CC_ARQ1_POS   1U

◆ MAX_RT_ERR_OEN_CFGC_IIC_X_ARQ1_ADDR

#define MAX_RT_ERR_OEN_CFGC_IIC_X_ARQ1_ADDR   0x86U

◆ MAX_RT_ERR_OEN_CFGC_IIC_X_ARQ1_MASK

#define MAX_RT_ERR_OEN_CFGC_IIC_X_ARQ1_MASK   0x02U

◆ MAX_RT_ERR_OEN_CFGC_IIC_X_ARQ1_POS

#define MAX_RT_ERR_OEN_CFGC_IIC_X_ARQ1_POS   1U

◆ MAX_RT_ERR_OEN_CFGC_IIC_Y_ARQ1_ADDR

#define MAX_RT_ERR_OEN_CFGC_IIC_Y_ARQ1_ADDR   0x8EU

◆ MAX_RT_ERR_OEN_CFGC_IIC_Y_ARQ1_MASK

#define MAX_RT_ERR_OEN_CFGC_IIC_Y_ARQ1_MASK   0x02U

◆ MAX_RT_ERR_OEN_CFGC_IIC_Y_ARQ1_POS

#define MAX_RT_ERR_OEN_CFGC_IIC_Y_ARQ1_POS   1U

◆ MAX_RT_ERR_OEN_CFGL_GPIO_ARQ1_ADDR

#define MAX_RT_ERR_OEN_CFGL_GPIO_ARQ1_ADDR   0x7EU

◆ MAX_RT_ERR_OEN_CFGL_GPIO_ARQ1_MASK

#define MAX_RT_ERR_OEN_CFGL_GPIO_ARQ1_MASK   0x02U

◆ MAX_RT_ERR_OEN_CFGL_GPIO_ARQ1_POS

#define MAX_RT_ERR_OEN_CFGL_GPIO_ARQ1_POS   1U

◆ MAX_RT_ERR_OEN_CFGL_SPI_ARQ1_ADDR

#define MAX_RT_ERR_OEN_CFGL_SPI_ARQ1_ADDR   0x6EU

◆ MAX_RT_ERR_OEN_CFGL_SPI_ARQ1_MASK

#define MAX_RT_ERR_OEN_CFGL_SPI_ARQ1_MASK   0x02U

◆ MAX_RT_ERR_OEN_CFGL_SPI_ARQ1_POS

#define MAX_RT_ERR_OEN_CFGL_SPI_ARQ1_POS   1U

◆ MAX_RT_FLAG_B_TCTRL_EXT_INTR11_ADDR

#define MAX_RT_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U

◆ MAX_RT_FLAG_B_TCTRL_EXT_INTR11_MASK

#define MAX_RT_FLAG_B_TCTRL_EXT_INTR11_MASK   0x08U

◆ MAX_RT_FLAG_B_TCTRL_EXT_INTR11_POS

#define MAX_RT_FLAG_B_TCTRL_EXT_INTR11_POS   3U

◆ MAX_RT_FLAG_TCTRL_INTR5_ADDR

#define MAX_RT_FLAG_TCTRL_INTR5_ADDR   0x1DU

◆ MAX_RT_FLAG_TCTRL_INTR5_MASK

#define MAX_RT_FLAG_TCTRL_INTR5_MASK   0x08U

◆ MAX_RT_FLAG_TCTRL_INTR5_POS

#define MAX_RT_FLAG_TCTRL_INTR5_POS   3U

◆ MAX_RT_OEN_B_TCTRL_EXT_INTR10_ADDR

#define MAX_RT_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U

◆ MAX_RT_OEN_B_TCTRL_EXT_INTR10_MASK

#define MAX_RT_OEN_B_TCTRL_EXT_INTR10_MASK   0x08U

◆ MAX_RT_OEN_B_TCTRL_EXT_INTR10_POS

#define MAX_RT_OEN_B_TCTRL_EXT_INTR10_POS   3U

◆ MAX_RT_OEN_TCTRL_INTR4_ADDR

#define MAX_RT_OEN_TCTRL_INTR4_ADDR   0x1CU

◆ MAX_RT_OEN_TCTRL_INTR4_MASK

#define MAX_RT_OEN_TCTRL_INTR4_MASK   0x08U

◆ MAX_RT_OEN_TCTRL_INTR4_POS

#define MAX_RT_OEN_TCTRL_INTR4_POS   3U

◆ MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC1_ADDR

#define MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC1_ADDR   0x3017U

◆ MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC1_MASK

#define MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC1_MASK   0xFFU

◆ MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC1_POS

#define MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC1_POS   0U

◆ MEM_ECC_ERR1_INT_FUNC_SAFE_FS_INTR1_ADDR

#define MEM_ECC_ERR1_INT_FUNC_SAFE_FS_INTR1_ADDR   0x3011U

◆ MEM_ECC_ERR1_INT_FUNC_SAFE_FS_INTR1_MASK

#define MEM_ECC_ERR1_INT_FUNC_SAFE_FS_INTR1_MASK   0x10U

◆ MEM_ECC_ERR1_INT_FUNC_SAFE_FS_INTR1_POS

#define MEM_ECC_ERR1_INT_FUNC_SAFE_FS_INTR1_POS   4U

◆ MEM_ECC_ERR1_OEN_FUNC_SAFE_FS_INTR0_ADDR

#define MEM_ECC_ERR1_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U

◆ MEM_ECC_ERR1_OEN_FUNC_SAFE_FS_INTR0_MASK

#define MEM_ECC_ERR1_OEN_FUNC_SAFE_FS_INTR0_MASK   0x10U

◆ MEM_ECC_ERR1_OEN_FUNC_SAFE_FS_INTR0_POS

#define MEM_ECC_ERR1_OEN_FUNC_SAFE_FS_INTR0_POS   4U

◆ MEM_ECC_ERR1_THR_FUNC_SAFE_MEM_ECC0_ADDR

#define MEM_ECC_ERR1_THR_FUNC_SAFE_MEM_ECC0_ADDR   0x3016U

◆ MEM_ECC_ERR1_THR_FUNC_SAFE_MEM_ECC0_MASK

#define MEM_ECC_ERR1_THR_FUNC_SAFE_MEM_ECC0_MASK   0x1CU

◆ MEM_ECC_ERR1_THR_FUNC_SAFE_MEM_ECC0_POS

#define MEM_ECC_ERR1_THR_FUNC_SAFE_MEM_ECC0_POS   2U

◆ MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC2_ADDR

#define MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC2_ADDR   0x3018U

◆ MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC2_MASK

#define MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC2_MASK   0xFFU

◆ MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC2_POS

#define MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC2_POS   0U

◆ MEM_ECC_ERR2_INT_FUNC_SAFE_FS_INTR1_ADDR

#define MEM_ECC_ERR2_INT_FUNC_SAFE_FS_INTR1_ADDR   0x3011U

◆ MEM_ECC_ERR2_INT_FUNC_SAFE_FS_INTR1_MASK

#define MEM_ECC_ERR2_INT_FUNC_SAFE_FS_INTR1_MASK   0x20U

◆ MEM_ECC_ERR2_INT_FUNC_SAFE_FS_INTR1_POS

#define MEM_ECC_ERR2_INT_FUNC_SAFE_FS_INTR1_POS   5U

◆ MEM_ECC_ERR2_OEN_FUNC_SAFE_FS_INTR0_ADDR

#define MEM_ECC_ERR2_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U

◆ MEM_ECC_ERR2_OEN_FUNC_SAFE_FS_INTR0_MASK

#define MEM_ECC_ERR2_OEN_FUNC_SAFE_FS_INTR0_MASK   0x20U

◆ MEM_ECC_ERR2_OEN_FUNC_SAFE_FS_INTR0_POS

#define MEM_ECC_ERR2_OEN_FUNC_SAFE_FS_INTR0_POS   5U

◆ MEM_ECC_ERR2_THR_FUNC_SAFE_MEM_ECC0_ADDR

#define MEM_ECC_ERR2_THR_FUNC_SAFE_MEM_ECC0_ADDR   0x3016U

◆ MEM_ECC_ERR2_THR_FUNC_SAFE_MEM_ECC0_MASK

#define MEM_ECC_ERR2_THR_FUNC_SAFE_MEM_ECC0_MASK   0xE0U

◆ MEM_ECC_ERR2_THR_FUNC_SAFE_MEM_ECC0_POS

#define MEM_ECC_ERR2_THR_FUNC_SAFE_MEM_ECC0_POS   5U

◆ MIPI_PHY_MIPI_PHY0_ADDR

#define MIPI_PHY_MIPI_PHY0_ADDR   0x330U

◆ MIPI_PHY_MIPI_PHY0_DEFAULT

#define MIPI_PHY_MIPI_PHY0_DEFAULT   0x04U

◆ MIPI_PHY_MIPI_PHY10_ADDR

#define MIPI_PHY_MIPI_PHY10_ADDR   0x33AU

◆ MIPI_PHY_MIPI_PHY10_DEFAULT

#define MIPI_PHY_MIPI_PHY10_DEFAULT   0x02U

◆ MIPI_PHY_MIPI_PHY11_ADDR

#define MIPI_PHY_MIPI_PHY11_ADDR   0x33BU

◆ MIPI_PHY_MIPI_PHY11_DEFAULT

#define MIPI_PHY_MIPI_PHY11_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY12_ADDR

#define MIPI_PHY_MIPI_PHY12_ADDR   0x33CU

◆ MIPI_PHY_MIPI_PHY12_DEFAULT

#define MIPI_PHY_MIPI_PHY12_DEFAULT   0x02U

◆ MIPI_PHY_MIPI_PHY13_ADDR

#define MIPI_PHY_MIPI_PHY13_ADDR   0x33DU

◆ MIPI_PHY_MIPI_PHY13_DEFAULT

#define MIPI_PHY_MIPI_PHY13_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY14_ADDR

#define MIPI_PHY_MIPI_PHY14_ADDR   0x33EU

◆ MIPI_PHY_MIPI_PHY14_DEFAULT

#define MIPI_PHY_MIPI_PHY14_DEFAULT   0x11U

◆ MIPI_PHY_MIPI_PHY15_ADDR

#define MIPI_PHY_MIPI_PHY15_ADDR   0x33FU

◆ MIPI_PHY_MIPI_PHY15_DEFAULT

#define MIPI_PHY_MIPI_PHY15_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY16_ADDR

#define MIPI_PHY_MIPI_PHY16_ADDR   0x340U

◆ MIPI_PHY_MIPI_PHY16_DEFAULT

#define MIPI_PHY_MIPI_PHY16_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY17_ADDR

#define MIPI_PHY_MIPI_PHY17_ADDR   0x341U

◆ MIPI_PHY_MIPI_PHY17_DEFAULT

#define MIPI_PHY_MIPI_PHY17_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY18_ADDR

#define MIPI_PHY_MIPI_PHY18_ADDR   0x342U

◆ MIPI_PHY_MIPI_PHY18_DEFAULT

#define MIPI_PHY_MIPI_PHY18_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY19_ADDR

#define MIPI_PHY_MIPI_PHY19_ADDR   0x343U

◆ MIPI_PHY_MIPI_PHY19_DEFAULT

#define MIPI_PHY_MIPI_PHY19_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY1_ADDR

#define MIPI_PHY_MIPI_PHY1_ADDR   0x331U

◆ MIPI_PHY_MIPI_PHY1_DEFAULT

#define MIPI_PHY_MIPI_PHY1_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY20_ADDR

#define MIPI_PHY_MIPI_PHY20_ADDR   0x344U

◆ MIPI_PHY_MIPI_PHY20_DEFAULT

#define MIPI_PHY_MIPI_PHY20_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY21_ADDR

#define MIPI_PHY_MIPI_PHY21_ADDR   0x345U

◆ MIPI_PHY_MIPI_PHY21_DEFAULT

#define MIPI_PHY_MIPI_PHY21_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY2_ADDR

#define MIPI_PHY_MIPI_PHY2_ADDR   0x332U

◆ MIPI_PHY_MIPI_PHY2_DEFAULT

#define MIPI_PHY_MIPI_PHY2_DEFAULT   0xF4U

◆ MIPI_PHY_MIPI_PHY3_ADDR

#define MIPI_PHY_MIPI_PHY3_ADDR   0x333U

◆ MIPI_PHY_MIPI_PHY3_DEFAULT

#define MIPI_PHY_MIPI_PHY3_DEFAULT   0x4EU

◆ MIPI_PHY_MIPI_PHY4_ADDR

#define MIPI_PHY_MIPI_PHY4_ADDR   0x334U

◆ MIPI_PHY_MIPI_PHY4_DEFAULT

#define MIPI_PHY_MIPI_PHY4_DEFAULT   0xE4U

◆ MIPI_PHY_MIPI_PHY5_ADDR

#define MIPI_PHY_MIPI_PHY5_ADDR   0x335U

◆ MIPI_PHY_MIPI_PHY5_DEFAULT

#define MIPI_PHY_MIPI_PHY5_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY6_ADDR

#define MIPI_PHY_MIPI_PHY6_ADDR   0x336U

◆ MIPI_PHY_MIPI_PHY6_DEFAULT

#define MIPI_PHY_MIPI_PHY6_DEFAULT   0x00U

◆ MIPI_PHY_MIPI_PHY9_ADDR

#define MIPI_PHY_MIPI_PHY9_ADDR   0x339U

◆ MIPI_PHY_MIPI_PHY9_DEFAULT

#define MIPI_PHY_MIPI_PHY9_DEFAULT   0x00U

◆ MIPI_TX_0_MIPI_TX10_ADDR

#define MIPI_TX_0_MIPI_TX10_ADDR   0x40AU

◆ MIPI_TX_0_MIPI_TX10_DEFAULT

#define MIPI_TX_0_MIPI_TX10_DEFAULT   0xD0U

◆ MIPI_TX_0_MIPI_TX4_DESKEW_MASK

#define MIPI_TX_0_MIPI_TX4_DESKEW_MASK   (0x81U)

◆ MIPI_TX_1_MIPI_TX10_ADDR

#define MIPI_TX_1_MIPI_TX10_ADDR   0x44AU

◆ MIPI_TX_1_MIPI_TX10_DEFAULT

#define MIPI_TX_1_MIPI_TX10_DEFAULT   0xD0U

◆ MIPI_TX_1_MIPI_TX11_ADDR

#define MIPI_TX_1_MIPI_TX11_ADDR   0x44BU

◆ MIPI_TX_1_MIPI_TX11_DEFAULT

#define MIPI_TX_1_MIPI_TX11_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX12_ADDR

#define MIPI_TX_1_MIPI_TX12_ADDR   0x44CU

◆ MIPI_TX_1_MIPI_TX12_DEFAULT

#define MIPI_TX_1_MIPI_TX12_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX13_ADDR

#define MIPI_TX_1_MIPI_TX13_ADDR   0x44DU

◆ MIPI_TX_1_MIPI_TX13_DEFAULT

#define MIPI_TX_1_MIPI_TX13_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX14_ADDR

#define MIPI_TX_1_MIPI_TX14_ADDR   0x44EU

◆ MIPI_TX_1_MIPI_TX14_DEFAULT

#define MIPI_TX_1_MIPI_TX14_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX15_ADDR

#define MIPI_TX_1_MIPI_TX15_ADDR   0x44FU

◆ MIPI_TX_1_MIPI_TX15_DEFAULT

#define MIPI_TX_1_MIPI_TX15_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX16_ADDR

#define MIPI_TX_1_MIPI_TX16_ADDR   0x450U

◆ MIPI_TX_1_MIPI_TX16_DEFAULT

#define MIPI_TX_1_MIPI_TX16_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX17_ADDR

#define MIPI_TX_1_MIPI_TX17_ADDR   0x451U

◆ MIPI_TX_1_MIPI_TX17_DEFAULT

#define MIPI_TX_1_MIPI_TX17_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX18_ADDR

#define MIPI_TX_1_MIPI_TX18_ADDR   0x452U

◆ MIPI_TX_1_MIPI_TX18_DEFAULT

#define MIPI_TX_1_MIPI_TX18_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX19_ADDR

#define MIPI_TX_1_MIPI_TX19_ADDR   0x453U

◆ MIPI_TX_1_MIPI_TX19_DEFAULT

#define MIPI_TX_1_MIPI_TX19_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX1_ADDR

#define MIPI_TX_1_MIPI_TX1_ADDR   0x441U

◆ MIPI_TX_1_MIPI_TX1_DEFAULT

#define MIPI_TX_1_MIPI_TX1_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX20_ADDR

#define MIPI_TX_1_MIPI_TX20_ADDR   0x454U

◆ MIPI_TX_1_MIPI_TX20_DEFAULT

#define MIPI_TX_1_MIPI_TX20_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX21_ADDR

#define MIPI_TX_1_MIPI_TX21_ADDR   0x455U

◆ MIPI_TX_1_MIPI_TX21_DEFAULT

#define MIPI_TX_1_MIPI_TX21_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX22_ADDR

#define MIPI_TX_1_MIPI_TX22_ADDR   0x456U

◆ MIPI_TX_1_MIPI_TX22_DEFAULT

#define MIPI_TX_1_MIPI_TX22_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX23_ADDR

#define MIPI_TX_1_MIPI_TX23_ADDR   0x457U

◆ MIPI_TX_1_MIPI_TX23_DEFAULT

#define MIPI_TX_1_MIPI_TX23_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX24_ADDR

#define MIPI_TX_1_MIPI_TX24_ADDR   0x458U

◆ MIPI_TX_1_MIPI_TX24_DEFAULT

#define MIPI_TX_1_MIPI_TX24_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX25_ADDR

#define MIPI_TX_1_MIPI_TX25_ADDR   0x459U

◆ MIPI_TX_1_MIPI_TX25_DEFAULT

#define MIPI_TX_1_MIPI_TX25_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX26_ADDR

#define MIPI_TX_1_MIPI_TX26_ADDR   0x45AU

◆ MIPI_TX_1_MIPI_TX26_DEFAULT

#define MIPI_TX_1_MIPI_TX26_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX27_ADDR

#define MIPI_TX_1_MIPI_TX27_ADDR   0x45BU

◆ MIPI_TX_1_MIPI_TX27_DEFAULT

#define MIPI_TX_1_MIPI_TX27_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX28_ADDR

#define MIPI_TX_1_MIPI_TX28_ADDR   0x45CU

◆ MIPI_TX_1_MIPI_TX28_DEFAULT

#define MIPI_TX_1_MIPI_TX28_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX29_ADDR

#define MIPI_TX_1_MIPI_TX29_ADDR   0x45DU

◆ MIPI_TX_1_MIPI_TX29_DEFAULT

#define MIPI_TX_1_MIPI_TX29_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX2_ADDR

#define MIPI_TX_1_MIPI_TX2_ADDR   0x442U

◆ MIPI_TX_1_MIPI_TX2_DEFAULT

#define MIPI_TX_1_MIPI_TX2_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX30_ADDR

#define MIPI_TX_1_MIPI_TX30_ADDR   0x45EU

◆ MIPI_TX_1_MIPI_TX30_DEFAULT

#define MIPI_TX_1_MIPI_TX30_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX31_ADDR

#define MIPI_TX_1_MIPI_TX31_ADDR   0x45FU

◆ MIPI_TX_1_MIPI_TX31_DEFAULT

#define MIPI_TX_1_MIPI_TX31_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX32_ADDR

#define MIPI_TX_1_MIPI_TX32_ADDR   0x460U

◆ MIPI_TX_1_MIPI_TX32_DEFAULT

#define MIPI_TX_1_MIPI_TX32_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX33_ADDR

#define MIPI_TX_1_MIPI_TX33_ADDR   0x461U

◆ MIPI_TX_1_MIPI_TX33_DEFAULT

#define MIPI_TX_1_MIPI_TX33_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX34_ADDR

#define MIPI_TX_1_MIPI_TX34_ADDR   0x462U

◆ MIPI_TX_1_MIPI_TX34_DEFAULT

#define MIPI_TX_1_MIPI_TX34_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX35_ADDR

#define MIPI_TX_1_MIPI_TX35_ADDR   0x463U

◆ MIPI_TX_1_MIPI_TX35_DEFAULT

#define MIPI_TX_1_MIPI_TX35_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX36_ADDR

#define MIPI_TX_1_MIPI_TX36_ADDR   0x464U

◆ MIPI_TX_1_MIPI_TX36_DEFAULT

#define MIPI_TX_1_MIPI_TX36_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX37_ADDR

#define MIPI_TX_1_MIPI_TX37_ADDR   0x465U

◆ MIPI_TX_1_MIPI_TX37_DEFAULT

#define MIPI_TX_1_MIPI_TX37_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX38_ADDR

#define MIPI_TX_1_MIPI_TX38_ADDR   0x466U

◆ MIPI_TX_1_MIPI_TX38_DEFAULT

#define MIPI_TX_1_MIPI_TX38_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX39_ADDR

#define MIPI_TX_1_MIPI_TX39_ADDR   0x467U

◆ MIPI_TX_1_MIPI_TX39_DEFAULT

#define MIPI_TX_1_MIPI_TX39_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX3_ADDR

#define MIPI_TX_1_MIPI_TX3_ADDR   0x443U

◆ MIPI_TX_1_MIPI_TX3_DEFAULT

#define MIPI_TX_1_MIPI_TX3_DEFAULT   0x01U

◆ MIPI_TX_1_MIPI_TX40_ADDR

#define MIPI_TX_1_MIPI_TX40_ADDR   0x468U

◆ MIPI_TX_1_MIPI_TX40_DEFAULT

#define MIPI_TX_1_MIPI_TX40_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX41_ADDR

#define MIPI_TX_1_MIPI_TX41_ADDR   0x469U

◆ MIPI_TX_1_MIPI_TX41_DEFAULT

#define MIPI_TX_1_MIPI_TX41_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX42_ADDR

#define MIPI_TX_1_MIPI_TX42_ADDR   0x46AU

◆ MIPI_TX_1_MIPI_TX42_DEFAULT

#define MIPI_TX_1_MIPI_TX42_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX43_ADDR

#define MIPI_TX_1_MIPI_TX43_ADDR   0x46BU

◆ MIPI_TX_1_MIPI_TX43_DEFAULT

#define MIPI_TX_1_MIPI_TX43_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX44_ADDR

#define MIPI_TX_1_MIPI_TX44_ADDR   0x46CU

◆ MIPI_TX_1_MIPI_TX44_DEFAULT

#define MIPI_TX_1_MIPI_TX44_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX45_ADDR

#define MIPI_TX_1_MIPI_TX45_ADDR   0x46DU

◆ MIPI_TX_1_MIPI_TX45_DEFAULT

#define MIPI_TX_1_MIPI_TX45_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX46_ADDR

#define MIPI_TX_1_MIPI_TX46_ADDR   0x46EU

◆ MIPI_TX_1_MIPI_TX46_DEFAULT

#define MIPI_TX_1_MIPI_TX46_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX47_ADDR

#define MIPI_TX_1_MIPI_TX47_ADDR   0x46FU

◆ MIPI_TX_1_MIPI_TX47_DEFAULT

#define MIPI_TX_1_MIPI_TX47_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX48_ADDR

#define MIPI_TX_1_MIPI_TX48_ADDR   0x470U

◆ MIPI_TX_1_MIPI_TX48_DEFAULT

#define MIPI_TX_1_MIPI_TX48_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX4_ADDR

#define MIPI_TX_1_MIPI_TX4_ADDR   0x444U

◆ MIPI_TX_1_MIPI_TX4_DEFAULT

#define MIPI_TX_1_MIPI_TX4_DEFAULT   0x01U

◆ MIPI_TX_1_MIPI_TX50_ADDR

#define MIPI_TX_1_MIPI_TX50_ADDR   0x472U

◆ MIPI_TX_1_MIPI_TX50_DEFAULT

#define MIPI_TX_1_MIPI_TX50_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX51_ADDR

#define MIPI_TX_1_MIPI_TX51_ADDR   0x473U

◆ MIPI_TX_1_MIPI_TX51_DEFAULT

#define MIPI_TX_1_MIPI_TX51_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX52_ADDR

#define MIPI_TX_1_MIPI_TX52_ADDR   0x474U

◆ MIPI_TX_1_MIPI_TX52_DEFAULT

#define MIPI_TX_1_MIPI_TX52_DEFAULT   0x08U

◆ MIPI_TX_1_MIPI_TX53_ADDR

#define MIPI_TX_1_MIPI_TX53_ADDR   0x475U

◆ MIPI_TX_1_MIPI_TX53_DEFAULT

#define MIPI_TX_1_MIPI_TX53_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX54_ADDR

#define MIPI_TX_1_MIPI_TX54_ADDR   0x476U

◆ MIPI_TX_1_MIPI_TX54_DEFAULT

#define MIPI_TX_1_MIPI_TX54_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX55_ADDR

#define MIPI_TX_1_MIPI_TX55_ADDR   0x477U

◆ MIPI_TX_1_MIPI_TX55_DEFAULT

#define MIPI_TX_1_MIPI_TX55_DEFAULT   0x00U

◆ MIPI_TX_1_MIPI_TX7_ADDR

#define MIPI_TX_1_MIPI_TX7_ADDR   0x447U

◆ MIPI_TX_1_MIPI_TX7_DEFAULT

#define MIPI_TX_1_MIPI_TX7_DEFAULT   0x1CU

◆ MIPI_TX_2_MIPI_TX10_ADDR

#define MIPI_TX_2_MIPI_TX10_ADDR   0x48AU

◆ MIPI_TX_2_MIPI_TX10_DEFAULT

#define MIPI_TX_2_MIPI_TX10_DEFAULT   0xD0U

◆ MIPI_TX_2_MIPI_TX11_ADDR

#define MIPI_TX_2_MIPI_TX11_ADDR   0x48BU

◆ MIPI_TX_2_MIPI_TX11_DEFAULT

#define MIPI_TX_2_MIPI_TX11_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX12_ADDR

#define MIPI_TX_2_MIPI_TX12_ADDR   0x48CU

◆ MIPI_TX_2_MIPI_TX12_DEFAULT

#define MIPI_TX_2_MIPI_TX12_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX13_ADDR

#define MIPI_TX_2_MIPI_TX13_ADDR   0x48DU

◆ MIPI_TX_2_MIPI_TX13_DEFAULT

#define MIPI_TX_2_MIPI_TX13_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX14_ADDR

#define MIPI_TX_2_MIPI_TX14_ADDR   0x48EU

◆ MIPI_TX_2_MIPI_TX14_DEFAULT

#define MIPI_TX_2_MIPI_TX14_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX15_ADDR

#define MIPI_TX_2_MIPI_TX15_ADDR   0x48FU

◆ MIPI_TX_2_MIPI_TX15_DEFAULT

#define MIPI_TX_2_MIPI_TX15_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX16_ADDR

#define MIPI_TX_2_MIPI_TX16_ADDR   0x490U

◆ MIPI_TX_2_MIPI_TX16_DEFAULT

#define MIPI_TX_2_MIPI_TX16_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX17_ADDR

#define MIPI_TX_2_MIPI_TX17_ADDR   0x491U

◆ MIPI_TX_2_MIPI_TX17_DEFAULT

#define MIPI_TX_2_MIPI_TX17_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX18_ADDR

#define MIPI_TX_2_MIPI_TX18_ADDR   0x492U

◆ MIPI_TX_2_MIPI_TX18_DEFAULT

#define MIPI_TX_2_MIPI_TX18_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX19_ADDR

#define MIPI_TX_2_MIPI_TX19_ADDR   0x493U

◆ MIPI_TX_2_MIPI_TX19_DEFAULT

#define MIPI_TX_2_MIPI_TX19_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX1_ADDR

#define MIPI_TX_2_MIPI_TX1_ADDR   0x481U

◆ MIPI_TX_2_MIPI_TX1_DEFAULT

#define MIPI_TX_2_MIPI_TX1_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX20_ADDR

#define MIPI_TX_2_MIPI_TX20_ADDR   0x494U

◆ MIPI_TX_2_MIPI_TX20_DEFAULT

#define MIPI_TX_2_MIPI_TX20_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX21_ADDR

#define MIPI_TX_2_MIPI_TX21_ADDR   0x495U

◆ MIPI_TX_2_MIPI_TX21_DEFAULT

#define MIPI_TX_2_MIPI_TX21_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX22_ADDR

#define MIPI_TX_2_MIPI_TX22_ADDR   0x496U

◆ MIPI_TX_2_MIPI_TX22_DEFAULT

#define MIPI_TX_2_MIPI_TX22_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX23_ADDR

#define MIPI_TX_2_MIPI_TX23_ADDR   0x497U

◆ MIPI_TX_2_MIPI_TX23_DEFAULT

#define MIPI_TX_2_MIPI_TX23_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX24_ADDR

#define MIPI_TX_2_MIPI_TX24_ADDR   0x498U

◆ MIPI_TX_2_MIPI_TX24_DEFAULT

#define MIPI_TX_2_MIPI_TX24_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX25_ADDR

#define MIPI_TX_2_MIPI_TX25_ADDR   0x499U

◆ MIPI_TX_2_MIPI_TX25_DEFAULT

#define MIPI_TX_2_MIPI_TX25_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX26_ADDR

#define MIPI_TX_2_MIPI_TX26_ADDR   0x49AU

◆ MIPI_TX_2_MIPI_TX26_DEFAULT

#define MIPI_TX_2_MIPI_TX26_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX27_ADDR

#define MIPI_TX_2_MIPI_TX27_ADDR   0x49BU

◆ MIPI_TX_2_MIPI_TX27_DEFAULT

#define MIPI_TX_2_MIPI_TX27_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX28_ADDR

#define MIPI_TX_2_MIPI_TX28_ADDR   0x49CU

◆ MIPI_TX_2_MIPI_TX28_DEFAULT

#define MIPI_TX_2_MIPI_TX28_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX29_ADDR

#define MIPI_TX_2_MIPI_TX29_ADDR   0x49DU

◆ MIPI_TX_2_MIPI_TX29_DEFAULT

#define MIPI_TX_2_MIPI_TX29_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX2_ADDR

#define MIPI_TX_2_MIPI_TX2_ADDR   0x482U

◆ MIPI_TX_2_MIPI_TX2_DEFAULT

#define MIPI_TX_2_MIPI_TX2_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX30_ADDR

#define MIPI_TX_2_MIPI_TX30_ADDR   0x49EU

◆ MIPI_TX_2_MIPI_TX30_DEFAULT

#define MIPI_TX_2_MIPI_TX30_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX31_ADDR

#define MIPI_TX_2_MIPI_TX31_ADDR   0x49FU

◆ MIPI_TX_2_MIPI_TX31_DEFAULT

#define MIPI_TX_2_MIPI_TX31_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX32_ADDR

#define MIPI_TX_2_MIPI_TX32_ADDR   0x4A0U

◆ MIPI_TX_2_MIPI_TX32_DEFAULT

#define MIPI_TX_2_MIPI_TX32_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX33_ADDR

#define MIPI_TX_2_MIPI_TX33_ADDR   0x4A1U

◆ MIPI_TX_2_MIPI_TX33_DEFAULT

#define MIPI_TX_2_MIPI_TX33_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX34_ADDR

#define MIPI_TX_2_MIPI_TX34_ADDR   0x4A2U

◆ MIPI_TX_2_MIPI_TX34_DEFAULT

#define MIPI_TX_2_MIPI_TX34_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX35_ADDR

#define MIPI_TX_2_MIPI_TX35_ADDR   0x4A3U

◆ MIPI_TX_2_MIPI_TX35_DEFAULT

#define MIPI_TX_2_MIPI_TX35_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX36_ADDR

#define MIPI_TX_2_MIPI_TX36_ADDR   0x4A4U

◆ MIPI_TX_2_MIPI_TX36_DEFAULT

#define MIPI_TX_2_MIPI_TX36_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX37_ADDR

#define MIPI_TX_2_MIPI_TX37_ADDR   0x4A5U

◆ MIPI_TX_2_MIPI_TX37_DEFAULT

#define MIPI_TX_2_MIPI_TX37_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX38_ADDR

#define MIPI_TX_2_MIPI_TX38_ADDR   0x4A6U

◆ MIPI_TX_2_MIPI_TX38_DEFAULT

#define MIPI_TX_2_MIPI_TX38_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX39_ADDR

#define MIPI_TX_2_MIPI_TX39_ADDR   0x4A7U

◆ MIPI_TX_2_MIPI_TX39_DEFAULT

#define MIPI_TX_2_MIPI_TX39_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX3_ADDR

#define MIPI_TX_2_MIPI_TX3_ADDR   0x483U

◆ MIPI_TX_2_MIPI_TX3_DEFAULT

#define MIPI_TX_2_MIPI_TX3_DEFAULT   0x01U

◆ MIPI_TX_2_MIPI_TX40_ADDR

#define MIPI_TX_2_MIPI_TX40_ADDR   0x4A8U

◆ MIPI_TX_2_MIPI_TX40_DEFAULT

#define MIPI_TX_2_MIPI_TX40_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX41_ADDR

#define MIPI_TX_2_MIPI_TX41_ADDR   0x4A9U

◆ MIPI_TX_2_MIPI_TX41_DEFAULT

#define MIPI_TX_2_MIPI_TX41_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX42_ADDR

#define MIPI_TX_2_MIPI_TX42_ADDR   0x4AAU

◆ MIPI_TX_2_MIPI_TX42_DEFAULT

#define MIPI_TX_2_MIPI_TX42_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX43_ADDR

#define MIPI_TX_2_MIPI_TX43_ADDR   0x4ABU

◆ MIPI_TX_2_MIPI_TX43_DEFAULT

#define MIPI_TX_2_MIPI_TX43_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX44_ADDR

#define MIPI_TX_2_MIPI_TX44_ADDR   0x4ACU

◆ MIPI_TX_2_MIPI_TX44_DEFAULT

#define MIPI_TX_2_MIPI_TX44_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX45_ADDR

#define MIPI_TX_2_MIPI_TX45_ADDR   0x4ADU

◆ MIPI_TX_2_MIPI_TX45_DEFAULT

#define MIPI_TX_2_MIPI_TX45_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX46_ADDR

#define MIPI_TX_2_MIPI_TX46_ADDR   0x4AEU

◆ MIPI_TX_2_MIPI_TX46_DEFAULT

#define MIPI_TX_2_MIPI_TX46_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX47_ADDR

#define MIPI_TX_2_MIPI_TX47_ADDR   0x4AFU

◆ MIPI_TX_2_MIPI_TX47_DEFAULT

#define MIPI_TX_2_MIPI_TX47_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX48_ADDR

#define MIPI_TX_2_MIPI_TX48_ADDR   0x4B0U

◆ MIPI_TX_2_MIPI_TX48_DEFAULT

#define MIPI_TX_2_MIPI_TX48_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX4_ADDR

#define MIPI_TX_2_MIPI_TX4_ADDR   0x484U

◆ MIPI_TX_2_MIPI_TX4_DEFAULT

#define MIPI_TX_2_MIPI_TX4_DEFAULT   0x01U

◆ MIPI_TX_2_MIPI_TX50_ADDR

#define MIPI_TX_2_MIPI_TX50_ADDR   0x4B2U

◆ MIPI_TX_2_MIPI_TX50_DEFAULT

#define MIPI_TX_2_MIPI_TX50_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX51_ADDR

#define MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U

◆ MIPI_TX_2_MIPI_TX51_DEFAULT

#define MIPI_TX_2_MIPI_TX51_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX52_ADDR

#define MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U

◆ MIPI_TX_2_MIPI_TX52_DEFAULT

#define MIPI_TX_2_MIPI_TX52_DEFAULT   0x0EU

◆ MIPI_TX_2_MIPI_TX53_ADDR

#define MIPI_TX_2_MIPI_TX53_ADDR   0x4B5U

◆ MIPI_TX_2_MIPI_TX53_DEFAULT

#define MIPI_TX_2_MIPI_TX53_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX54_ADDR

#define MIPI_TX_2_MIPI_TX54_ADDR   0x4B6U

◆ MIPI_TX_2_MIPI_TX54_DEFAULT

#define MIPI_TX_2_MIPI_TX54_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX55_ADDR

#define MIPI_TX_2_MIPI_TX55_ADDR   0x4B7U

◆ MIPI_TX_2_MIPI_TX55_DEFAULT

#define MIPI_TX_2_MIPI_TX55_DEFAULT   0x00U

◆ MIPI_TX_2_MIPI_TX7_ADDR

#define MIPI_TX_2_MIPI_TX7_ADDR   0x487U

◆ MIPI_TX_2_MIPI_TX7_DEFAULT

#define MIPI_TX_2_MIPI_TX7_DEFAULT   0x1CU

◆ MIPI_TX_3_MIPI_TX10_ADDR

#define MIPI_TX_3_MIPI_TX10_ADDR   0x4CAU

◆ MIPI_TX_3_MIPI_TX10_DEFAULT

#define MIPI_TX_3_MIPI_TX10_DEFAULT   0xD0U

◆ MIPI_TX_ALT_MEM_MAP_MASK

#define MIPI_TX_ALT_MEM_MAP_MASK   (0X17U)

◆ MIPI_TX_EXT_1_MIPI_TX_EXT0_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT0_ADDR   0x510U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT0_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT0_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT10_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT10_ADDR   0x51AU

◆ MIPI_TX_EXT_1_MIPI_TX_EXT10_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT10_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT11_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT11_ADDR   0x51BU

◆ MIPI_TX_EXT_1_MIPI_TX_EXT11_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT11_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT12_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT12_ADDR   0x51CU

◆ MIPI_TX_EXT_1_MIPI_TX_EXT12_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT12_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT13_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT13_ADDR   0x51DU

◆ MIPI_TX_EXT_1_MIPI_TX_EXT13_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT13_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT14_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT14_ADDR   0x51EU

◆ MIPI_TX_EXT_1_MIPI_TX_EXT14_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT14_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT15_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT15_ADDR   0x51FU

◆ MIPI_TX_EXT_1_MIPI_TX_EXT15_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT15_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT1_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT1_ADDR   0x511U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT1_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT1_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT2_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT2_ADDR   0x512U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT2_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT2_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT3_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT3_ADDR   0x513U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT3_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT3_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT4_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT4_ADDR   0x514U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT4_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT4_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT5_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT5_ADDR   0x515U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT5_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT5_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT6_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT6_ADDR   0x516U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT6_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT6_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT7_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT7_ADDR   0x517U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT7_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT7_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT8_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT8_ADDR   0x518U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT8_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT8_DEFAULT   0x00U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT9_ADDR

#define MIPI_TX_EXT_1_MIPI_TX_EXT9_ADDR   0x519U

◆ MIPI_TX_EXT_1_MIPI_TX_EXT9_DEFAULT

#define MIPI_TX_EXT_1_MIPI_TX_EXT9_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT0_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT0_ADDR   0x520U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT0_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT0_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT10_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT10_ADDR   0x52AU

◆ MIPI_TX_EXT_2_MIPI_TX_EXT10_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT10_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT11_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT11_ADDR   0x52BU

◆ MIPI_TX_EXT_2_MIPI_TX_EXT11_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT11_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT12_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT12_ADDR   0x52CU

◆ MIPI_TX_EXT_2_MIPI_TX_EXT12_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT12_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT13_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT13_ADDR   0x52DU

◆ MIPI_TX_EXT_2_MIPI_TX_EXT13_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT13_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT14_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT14_ADDR   0x52EU

◆ MIPI_TX_EXT_2_MIPI_TX_EXT14_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT14_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT15_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT15_ADDR   0x52FU

◆ MIPI_TX_EXT_2_MIPI_TX_EXT15_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT15_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT1_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT1_ADDR   0x521U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT1_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT1_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT2_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT2_ADDR   0x522U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT2_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT2_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT3_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT3_ADDR   0x523U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT3_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT3_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT4_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT4_ADDR   0x524U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT4_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT4_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT5_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT5_ADDR   0x525U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT5_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT5_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT6_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT6_ADDR   0x526U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT6_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT6_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT7_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT7_ADDR   0x527U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT7_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT7_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT8_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT8_ADDR   0x528U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT8_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT8_DEFAULT   0x00U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT9_ADDR

#define MIPI_TX_EXT_2_MIPI_TX_EXT9_ADDR   0x529U

◆ MIPI_TX_EXT_2_MIPI_TX_EXT9_DEFAULT

#define MIPI_TX_EXT_2_MIPI_TX_EXT9_DEFAULT   0x00U

◆ MIPI_TX_REG_OFFSET

#define MIPI_TX_REG_OFFSET   (0x40U)

◆ MISC_CFG_0_ADDR

#define MISC_CFG_0_ADDR   0x540U

◆ MISC_CFG_0_DEFAULT

#define MISC_CFG_0_DEFAULT   0x00U

◆ MISC_CFG_1_ADDR

#define MISC_CFG_1_ADDR   0x541U

◆ MISC_CFG_1_DEFAULT

#define MISC_CFG_1_DEFAULT   0x00U

◆ MISC_CFG_2_ADDR

#define MISC_CFG_2_ADDR   0x542U

◆ MISC_CFG_2_DEFAULT

#define MISC_CFG_2_DEFAULT   0x00U

◆ MISC_CNT4_ADDR

#define MISC_CNT4_ADDR   0x55CU

◆ MISC_CNT4_DEFAULT

#define MISC_CNT4_DEFAULT   0x00U

◆ MISC_CNT5_ADDR

#define MISC_CNT5_ADDR   0x55DU

◆ MISC_CNT5_DEFAULT

#define MISC_CNT5_DEFAULT   0x00U

◆ MISC_CNT6_ADDR

#define MISC_CNT6_ADDR   0x55EU

◆ MISC_CNT6_DEFAULT

#define MISC_CNT6_DEFAULT   0x00U

◆ MISC_CNT7_ADDR

#define MISC_CNT7_ADDR   0x55FU

◆ MISC_CNT7_DEFAULT

#define MISC_CNT7_DEFAULT   0x00U

◆ MISC_DP_ORSTB_CTL_ADDR

#define MISC_DP_ORSTB_CTL_ADDR   0x577U

◆ MISC_DP_ORSTB_CTL_DEFAULT

#define MISC_DP_ORSTB_CTL_DEFAULT   0x60U

◆ MISC_HS_VS_ACT_Y_ADDR

#define MISC_HS_VS_ACT_Y_ADDR   0x575U

◆ MISC_HS_VS_ACT_Y_DEFAULT

#define MISC_HS_VS_ACT_Y_DEFAULT   0x00U

◆ MISC_HS_VS_ACT_Z_ADDR

#define MISC_HS_VS_ACT_Z_ADDR   0x576U

◆ MISC_HS_VS_ACT_Z_DEFAULT

#define MISC_HS_VS_ACT_Z_DEFAULT   0x00U

◆ MISC_I2C_PT_10_ADDR

#define MISC_I2C_PT_10_ADDR   0x556U

◆ MISC_I2C_PT_10_DEFAULT

#define MISC_I2C_PT_10_DEFAULT   0x00U

◆ MISC_I2C_PT_11_ADDR

#define MISC_I2C_PT_11_ADDR   0x557U

◆ MISC_I2C_PT_11_DEFAULT

#define MISC_I2C_PT_11_DEFAULT   0x00U

◆ MISC_I2C_PT_4_ADDR

#define MISC_I2C_PT_4_ADDR   0x550U

◆ MISC_I2C_PT_4_DEFAULT

#define MISC_I2C_PT_4_DEFAULT   0x00U

◆ MISC_I2C_PT_5_ADDR

#define MISC_I2C_PT_5_ADDR   0x551U

◆ MISC_I2C_PT_5_DEFAULT

#define MISC_I2C_PT_5_DEFAULT   0x00U

◆ MISC_I2C_PT_6_ADDR

#define MISC_I2C_PT_6_ADDR   0x552U

◆ MISC_I2C_PT_6_DEFAULT

#define MISC_I2C_PT_6_DEFAULT   0x00U

◆ MISC_I2C_PT_7_ADDR

#define MISC_I2C_PT_7_ADDR   0x553U

◆ MISC_I2C_PT_7_DEFAULT

#define MISC_I2C_PT_7_DEFAULT   0x00U

◆ MISC_I2C_PT_8_ADDR

#define MISC_I2C_PT_8_ADDR   0x554U

◆ MISC_I2C_PT_8_DEFAULT

#define MISC_I2C_PT_8_DEFAULT   0x00U

◆ MISC_I2C_PT_9_ADDR

#define MISC_I2C_PT_9_ADDR   0x555U

◆ MISC_I2C_PT_9_DEFAULT

#define MISC_I2C_PT_9_DEFAULT   0x00U

◆ MISC_PIO_SLEW_0_ADDR

#define MISC_PIO_SLEW_0_ADDR   0x570U

◆ MISC_PIO_SLEW_0_DEFAULT

#define MISC_PIO_SLEW_0_DEFAULT   0xFEU

◆ MISC_PIO_SLEW_1_ADDR

#define MISC_PIO_SLEW_1_ADDR   0x571U

◆ MISC_PIO_SLEW_1_DEFAULT

#define MISC_PIO_SLEW_1_DEFAULT   0x83U

◆ MISC_PIO_SLEW_2_ADDR

#define MISC_PIO_SLEW_2_ADDR   0x572U

◆ MISC_PIO_SLEW_2_DEFAULT

#define MISC_PIO_SLEW_2_DEFAULT   0x02U

◆ MISC_PM_OV_STAT2_ADDR

#define MISC_PM_OV_STAT2_ADDR   0x578U

◆ MISC_PM_OV_STAT2_DEFAULT

#define MISC_PM_OV_STAT2_DEFAULT   0x15U

◆ MISC_PM_OV_STAT3_ADDR

#define MISC_PM_OV_STAT3_ADDR   0x579U

◆ MISC_PM_OV_STAT3_DEFAULT

#define MISC_PM_OV_STAT3_DEFAULT   0x00U

◆ MISC_PORT_TUN_ONLY_ADDR

#define MISC_PORT_TUN_ONLY_ADDR   0x568U

◆ MISC_PORT_TUN_ONLY_DEFAULT

#define MISC_PORT_TUN_ONLY_DEFAULT   0x06U

◆ MISC_UART_PT_0_ADDR

#define MISC_UART_PT_0_ADDR   0x548U

◆ MISC_UART_PT_0_DEFAULT

#define MISC_UART_PT_0_DEFAULT   0x96U

◆ MISC_UART_PT_1_ADDR

#define MISC_UART_PT_1_ADDR   0x549U

◆ MISC_UART_PT_1_DEFAULT

#define MISC_UART_PT_1_DEFAULT   0x00U

◆ MISC_UART_PT_2_ADDR

#define MISC_UART_PT_2_ADDR   0x54AU

◆ MISC_UART_PT_2_DEFAULT

#define MISC_UART_PT_2_DEFAULT   0x96U

◆ MISC_UART_PT_3_ADDR

#define MISC_UART_PT_3_ADDR   0x54BU

◆ MISC_UART_PT_3_DEFAULT

#define MISC_UART_PT_3_DEFAULT   0x00U

◆ MISC_UNLOCK_KEY_ADDR

#define MISC_UNLOCK_KEY_ADDR   0x569U

◆ MISC_UNLOCK_KEY_DEFAULT

#define MISC_UNLOCK_KEY_DEFAULT   0xAAU

◆ MODE_DT_MIPI_TX_1_MIPI_TX51_ADDR

#define MODE_DT_MIPI_TX_1_MIPI_TX51_ADDR   0x473U

◆ MODE_DT_MIPI_TX_1_MIPI_TX51_MASK

#define MODE_DT_MIPI_TX_1_MIPI_TX51_MASK   0x08U

◆ MODE_DT_MIPI_TX_1_MIPI_TX51_POS

#define MODE_DT_MIPI_TX_1_MIPI_TX51_POS   3U

◆ MODE_DT_MIPI_TX_2_MIPI_TX51_ADDR

#define MODE_DT_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U

◆ MODE_DT_MIPI_TX_2_MIPI_TX51_MASK

#define MODE_DT_MIPI_TX_2_MIPI_TX51_MASK   0x08U

◆ MODE_DT_MIPI_TX_2_MIPI_TX51_POS

#define MODE_DT_MIPI_TX_2_MIPI_TX51_POS   3U

◆ MODE_MIPI_TX_1_MIPI_TX1_ADDR

#define MODE_MIPI_TX_1_MIPI_TX1_ADDR   0x441U

◆ MODE_MIPI_TX_1_MIPI_TX1_MASK

#define MODE_MIPI_TX_1_MIPI_TX1_MASK   0xFFU

◆ MODE_MIPI_TX_1_MIPI_TX1_POS

#define MODE_MIPI_TX_1_MIPI_TX1_POS   0U

◆ MODE_MIPI_TX_2_MIPI_TX1_ADDR

#define MODE_MIPI_TX_2_MIPI_TX1_ADDR   0x481U

◆ MODE_MIPI_TX_2_MIPI_TX1_MASK

#define MODE_MIPI_TX_2_MIPI_TX1_MASK   0xFFU

◆ MODE_MIPI_TX_2_MIPI_TX1_POS

#define MODE_MIPI_TX_2_MIPI_TX1_POS   0U

◆ MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC6_ADDR

#define MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC6_ADDR   0x300EU

◆ MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC6_MASK

#define MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC6_MASK   0xFFU

◆ MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC6_POS

#define MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC6_POS   0U

◆ MSGCNTR_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_ADDR

#define MSGCNTR_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U

◆ MSGCNTR_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_MASK

#define MSGCNTR_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_MASK   0xE0U

◆ MSGCNTR_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_POS

#define MSGCNTR_ERR_THR_FUNC_SAFE_I2C_UART_CRC1_POS   5U

◆ MSGCNTR_LSB_FUNC_SAFE_I2C_UART_CRC3_ADDR

#define MSGCNTR_LSB_FUNC_SAFE_I2C_UART_CRC3_ADDR   0x300BU

◆ MSGCNTR_LSB_FUNC_SAFE_I2C_UART_CRC3_MASK

#define MSGCNTR_LSB_FUNC_SAFE_I2C_UART_CRC3_MASK   0xFFU

◆ MSGCNTR_LSB_FUNC_SAFE_I2C_UART_CRC3_POS

#define MSGCNTR_LSB_FUNC_SAFE_I2C_UART_CRC3_POS   0U

◆ MSGCNTR_MSB_FUNC_SAFE_I2C_UART_CRC4_ADDR

#define MSGCNTR_MSB_FUNC_SAFE_I2C_UART_CRC4_ADDR   0x300CU

◆ MSGCNTR_MSB_FUNC_SAFE_I2C_UART_CRC4_MASK

#define MSGCNTR_MSB_FUNC_SAFE_I2C_UART_CRC4_MASK   0xFFU

◆ MSGCNTR_MSB_FUNC_SAFE_I2C_UART_CRC4_POS

#define MSGCNTR_MSB_FUNC_SAFE_I2C_UART_CRC4_POS   0U

◆ MSGCNTR_PORT_SEL_FUNC_SAFE_I2C_UART_CRC7_ADDR

#define MSGCNTR_PORT_SEL_FUNC_SAFE_I2C_UART_CRC7_ADDR   0x300FU

◆ MSGCNTR_PORT_SEL_FUNC_SAFE_I2C_UART_CRC7_MASK

#define MSGCNTR_PORT_SEL_FUNC_SAFE_I2C_UART_CRC7_MASK   0x18U

◆ MSGCNTR_PORT_SEL_FUNC_SAFE_I2C_UART_CRC7_POS

#define MSGCNTR_PORT_SEL_FUNC_SAFE_I2C_UART_CRC7_POS   3U

◆ MST_BT_CC_I2C_1_ADDR

#define MST_BT_CC_I2C_1_ADDR   0x41U

◆ MST_BT_CC_I2C_1_MASK

#define MST_BT_CC_I2C_1_MASK   0x70U

◆ MST_BT_CC_I2C_1_POS

#define MST_BT_CC_I2C_1_POS   4U

◆ MST_BT_PT_CC_I2C_PT_1_ADDR

#define MST_BT_PT_CC_I2C_PT_1_ADDR   0x4DU

◆ MST_BT_PT_CC_I2C_PT_1_MASK

#define MST_BT_PT_CC_I2C_PT_1_MASK   0x70U

◆ MST_BT_PT_CC_I2C_PT_1_POS

#define MST_BT_PT_CC_I2C_PT_1_POS   4U

◆ MST_LINK_SEL_FSYNC_FSYNC_2_ADDR

#define MST_LINK_SEL_FSYNC_FSYNC_2_ADDR   0x3E2U

◆ MST_LINK_SEL_FSYNC_FSYNC_2_MASK

#define MST_LINK_SEL_FSYNC_FSYNC_2_MASK   0xE0U

◆ MST_LINK_SEL_FSYNC_FSYNC_2_POS

#define MST_LINK_SEL_FSYNC_FSYNC_2_POS   5U

◆ MST_SLVN_SPI_SPI_0_ADDR

#define MST_SLVN_SPI_SPI_0_ADDR   0x170U

◆ MST_SLVN_SPI_SPI_0_MASK

#define MST_SLVN_SPI_SPI_0_MASK   0x02U

◆ MST_SLVN_SPI_SPI_0_POS

#define MST_SLVN_SPI_SPI_0_POS   1U

◆ MST_TO_CC_I2C_1_ADDR

#define MST_TO_CC_I2C_1_ADDR   0x41U

◆ MST_TO_CC_I2C_1_MASK

#define MST_TO_CC_I2C_1_MASK   0x07U

◆ MST_TO_CC_I2C_1_POS

#define MST_TO_CC_I2C_1_POS   0U

◆ MST_TO_PT_CC_I2C_PT_1_ADDR

#define MST_TO_PT_CC_I2C_PT_1_ADDR   0x4DU

◆ MST_TO_PT_CC_I2C_PT_1_MASK

#define MST_TO_PT_CC_I2C_PT_1_MASK   0x07U

◆ MST_TO_PT_CC_I2C_PT_1_POS

#define MST_TO_PT_CC_I2C_PT_1_POS   0U

◆ NO_OF_LANES_POLARITY

#define NO_OF_LANES_POLARITY   (3U)

◆ OSNMUH_RLMS_A_RLMS31_ADDR

#define OSNMUH_RLMS_A_RLMS31_ADDR   0x1431U

◆ OSNMUH_RLMS_A_RLMS31_MASK

#define OSNMUH_RLMS_A_RLMS31_MASK   0x3FU

◆ OSNMUH_RLMS_A_RLMS31_POS

#define OSNMUH_RLMS_A_RLMS31_POS   0U

◆ OSNMUH_RLMS_B_RLMS31_ADDR

#define OSNMUH_RLMS_B_RLMS31_ADDR   0x1531U

◆ OSNMUH_RLMS_B_RLMS31_MASK

#define OSNMUH_RLMS_B_RLMS31_MASK   0x3FU

◆ OSNMUH_RLMS_B_RLMS31_POS

#define OSNMUH_RLMS_B_RLMS31_POS   0U

◆ OUT_DELAY_CC_UART_2_ADDR

#define OUT_DELAY_CC_UART_2_ADDR   0x4AU

◆ OUT_DELAY_CC_UART_2_MASK

#define OUT_DELAY_CC_UART_2_MASK   0xC0U

◆ OUT_DELAY_CC_UART_2_POS

#define OUT_DELAY_CC_UART_2_POS   6U

◆ OUT_TYPE_GPIO0_0_GPIO_B_ADDR

#define OUT_TYPE_GPIO0_0_GPIO_B_ADDR   0x2B1U

◆ OUT_TYPE_GPIO0_0_GPIO_B_MASK

#define OUT_TYPE_GPIO0_0_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO0_0_GPIO_B_POS

#define OUT_TYPE_GPIO0_0_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO10_10_GPIO_B_ADDR

#define OUT_TYPE_GPIO10_10_GPIO_B_ADDR   0x2CFU

◆ OUT_TYPE_GPIO10_10_GPIO_B_MASK

#define OUT_TYPE_GPIO10_10_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO10_10_GPIO_B_POS

#define OUT_TYPE_GPIO10_10_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO11_11_GPIO_B_ADDR

#define OUT_TYPE_GPIO11_11_GPIO_B_ADDR   0x2D2U

◆ OUT_TYPE_GPIO11_11_GPIO_B_MASK

#define OUT_TYPE_GPIO11_11_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO11_11_GPIO_B_POS

#define OUT_TYPE_GPIO11_11_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO12_12_GPIO_B_ADDR

#define OUT_TYPE_GPIO12_12_GPIO_B_ADDR   0x2D5U

◆ OUT_TYPE_GPIO12_12_GPIO_B_MASK

#define OUT_TYPE_GPIO12_12_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO12_12_GPIO_B_POS

#define OUT_TYPE_GPIO12_12_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO1_1_GPIO_B_ADDR

#define OUT_TYPE_GPIO1_1_GPIO_B_ADDR   0x2B4U

◆ OUT_TYPE_GPIO1_1_GPIO_B_MASK

#define OUT_TYPE_GPIO1_1_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO1_1_GPIO_B_POS

#define OUT_TYPE_GPIO1_1_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO2_2_GPIO_B_ADDR

#define OUT_TYPE_GPIO2_2_GPIO_B_ADDR   0x2B7U

◆ OUT_TYPE_GPIO2_2_GPIO_B_MASK

#define OUT_TYPE_GPIO2_2_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO2_2_GPIO_B_POS

#define OUT_TYPE_GPIO2_2_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO3_3_GPIO_B_ADDR

#define OUT_TYPE_GPIO3_3_GPIO_B_ADDR   0x2BAU

◆ OUT_TYPE_GPIO3_3_GPIO_B_MASK

#define OUT_TYPE_GPIO3_3_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO3_3_GPIO_B_POS

#define OUT_TYPE_GPIO3_3_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO4_4_GPIO_B_ADDR

#define OUT_TYPE_GPIO4_4_GPIO_B_ADDR   0x2BDU

◆ OUT_TYPE_GPIO4_4_GPIO_B_MASK

#define OUT_TYPE_GPIO4_4_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO4_4_GPIO_B_POS

#define OUT_TYPE_GPIO4_4_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO5_5_GPIO_B_ADDR

#define OUT_TYPE_GPIO5_5_GPIO_B_ADDR   0x2C0U

◆ OUT_TYPE_GPIO5_5_GPIO_B_MASK

#define OUT_TYPE_GPIO5_5_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO5_5_GPIO_B_POS

#define OUT_TYPE_GPIO5_5_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO6_6_GPIO_B_ADDR

#define OUT_TYPE_GPIO6_6_GPIO_B_ADDR   0x2C3U

◆ OUT_TYPE_GPIO6_6_GPIO_B_MASK

#define OUT_TYPE_GPIO6_6_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO6_6_GPIO_B_POS

#define OUT_TYPE_GPIO6_6_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO7_7_GPIO_B_ADDR

#define OUT_TYPE_GPIO7_7_GPIO_B_ADDR   0x2C6U

◆ OUT_TYPE_GPIO7_7_GPIO_B_MASK

#define OUT_TYPE_GPIO7_7_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO7_7_GPIO_B_POS

#define OUT_TYPE_GPIO7_7_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO8_8_GPIO_B_ADDR

#define OUT_TYPE_GPIO8_8_GPIO_B_ADDR   0x2C9U

◆ OUT_TYPE_GPIO8_8_GPIO_B_MASK

#define OUT_TYPE_GPIO8_8_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO8_8_GPIO_B_POS

#define OUT_TYPE_GPIO8_8_GPIO_B_POS   5U

◆ OUT_TYPE_GPIO9_9_GPIO_B_ADDR

#define OUT_TYPE_GPIO9_9_GPIO_B_ADDR   0x2CCU

◆ OUT_TYPE_GPIO9_9_GPIO_B_MASK

#define OUT_TYPE_GPIO9_9_GPIO_B_MASK   0x20U

◆ OUT_TYPE_GPIO9_9_GPIO_B_POS

#define OUT_TYPE_GPIO9_9_GPIO_B_POS   5U

◆ OVERRIDE_BPP_VC_DTY_BACKTOP_BACKTOP22_ADDR

#define OVERRIDE_BPP_VC_DTY_BACKTOP_BACKTOP22_ADDR   0x31DU

◆ OVERRIDE_BPP_VC_DTY_BACKTOP_BACKTOP22_MASK

#define OVERRIDE_BPP_VC_DTY_BACKTOP_BACKTOP22_MASK   0x80U

◆ OVERRIDE_BPP_VC_DTY_BACKTOP_BACKTOP22_POS

#define OVERRIDE_BPP_VC_DTY_BACKTOP_BACKTOP22_POS   7U

◆ OVERRIDE_BPP_VC_DTZ_BACKTOP_BACKTOP25_ADDR

#define OVERRIDE_BPP_VC_DTZ_BACKTOP_BACKTOP25_ADDR   0x320U

◆ OVERRIDE_BPP_VC_DTZ_BACKTOP_BACKTOP25_MASK

#define OVERRIDE_BPP_VC_DTZ_BACKTOP_BACKTOP25_MASK   0x40U

◆ OVERRIDE_BPP_VC_DTZ_BACKTOP_BACKTOP25_POS

#define OVERRIDE_BPP_VC_DTZ_BACKTOP_BACKTOP25_POS   6U

◆ OVLP_WINDOW_H_FSYNC_FSYNC_11_ADDR

#define OVLP_WINDOW_H_FSYNC_FSYNC_11_ADDR   0x3EBU

◆ OVLP_WINDOW_H_FSYNC_FSYNC_11_MASK

#define OVLP_WINDOW_H_FSYNC_FSYNC_11_MASK   0x1FU

◆ OVLP_WINDOW_H_FSYNC_FSYNC_11_POS

#define OVLP_WINDOW_H_FSYNC_FSYNC_11_POS   0U

◆ OVLP_WINDOW_L_FSYNC_FSYNC_10_ADDR

#define OVLP_WINDOW_L_FSYNC_FSYNC_10_ADDR   0x3EAU

◆ OVLP_WINDOW_L_FSYNC_FSYNC_10_MASK

#define OVLP_WINDOW_L_FSYNC_FSYNC_10_MASK   0xFFU

◆ OVLP_WINDOW_L_FSYNC_FSYNC_10_POS

#define OVLP_WINDOW_L_FSYNC_FSYNC_10_POS   0U

◆ OVR_RES_CFG_GPIO0_0_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO0_0_GPIO_C_ADDR   0x2B2U

◆ OVR_RES_CFG_GPIO0_0_GPIO_C_MASK

#define OVR_RES_CFG_GPIO0_0_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO0_0_GPIO_C_POS

#define OVR_RES_CFG_GPIO0_0_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO10_10_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO10_10_GPIO_C_ADDR   0x2D0U

◆ OVR_RES_CFG_GPIO10_10_GPIO_C_MASK

#define OVR_RES_CFG_GPIO10_10_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO10_10_GPIO_C_POS

#define OVR_RES_CFG_GPIO10_10_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO11_11_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO11_11_GPIO_C_ADDR   0x2D3U

◆ OVR_RES_CFG_GPIO11_11_GPIO_C_MASK

#define OVR_RES_CFG_GPIO11_11_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO11_11_GPIO_C_POS

#define OVR_RES_CFG_GPIO11_11_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO12_12_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO12_12_GPIO_C_ADDR   0x2D6U

◆ OVR_RES_CFG_GPIO12_12_GPIO_C_MASK

#define OVR_RES_CFG_GPIO12_12_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO12_12_GPIO_C_POS

#define OVR_RES_CFG_GPIO12_12_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO1_1_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO1_1_GPIO_C_ADDR   0x2B5U

◆ OVR_RES_CFG_GPIO1_1_GPIO_C_MASK

#define OVR_RES_CFG_GPIO1_1_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO1_1_GPIO_C_POS

#define OVR_RES_CFG_GPIO1_1_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO2_2_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO2_2_GPIO_C_ADDR   0x2B8U

◆ OVR_RES_CFG_GPIO2_2_GPIO_C_MASK

#define OVR_RES_CFG_GPIO2_2_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO2_2_GPIO_C_POS

#define OVR_RES_CFG_GPIO2_2_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO3_3_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO3_3_GPIO_C_ADDR   0x2BBU

◆ OVR_RES_CFG_GPIO3_3_GPIO_C_MASK

#define OVR_RES_CFG_GPIO3_3_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO3_3_GPIO_C_POS

#define OVR_RES_CFG_GPIO3_3_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO4_4_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO4_4_GPIO_C_ADDR   0x2BEU

◆ OVR_RES_CFG_GPIO4_4_GPIO_C_MASK

#define OVR_RES_CFG_GPIO4_4_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO4_4_GPIO_C_POS

#define OVR_RES_CFG_GPIO4_4_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO5_5_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO5_5_GPIO_C_ADDR   0x2C1U

◆ OVR_RES_CFG_GPIO5_5_GPIO_C_MASK

#define OVR_RES_CFG_GPIO5_5_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO5_5_GPIO_C_POS

#define OVR_RES_CFG_GPIO5_5_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO6_6_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO6_6_GPIO_C_ADDR   0x2C4U

◆ OVR_RES_CFG_GPIO6_6_GPIO_C_MASK

#define OVR_RES_CFG_GPIO6_6_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO6_6_GPIO_C_POS

#define OVR_RES_CFG_GPIO6_6_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO7_7_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO7_7_GPIO_C_ADDR   0x2C7U

◆ OVR_RES_CFG_GPIO7_7_GPIO_C_MASK

#define OVR_RES_CFG_GPIO7_7_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO7_7_GPIO_C_POS

#define OVR_RES_CFG_GPIO7_7_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO8_8_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO8_8_GPIO_C_ADDR   0x2CAU

◆ OVR_RES_CFG_GPIO8_8_GPIO_C_MASK

#define OVR_RES_CFG_GPIO8_8_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO8_8_GPIO_C_POS

#define OVR_RES_CFG_GPIO8_8_GPIO_C_POS   7U

◆ OVR_RES_CFG_GPIO9_9_GPIO_C_ADDR

#define OVR_RES_CFG_GPIO9_9_GPIO_C_ADDR   0x2CDU

◆ OVR_RES_CFG_GPIO9_9_GPIO_C_MASK

#define OVR_RES_CFG_GPIO9_9_GPIO_C_MASK   0x80U

◆ OVR_RES_CFG_GPIO9_9_GPIO_C_POS

#define OVR_RES_CFG_GPIO9_9_GPIO_C_POS   7U

◆ P_VAL_H_FSYNC_FSYNC_4_ADDR

#define P_VAL_H_FSYNC_FSYNC_4_ADDR   0x3E4U

◆ P_VAL_H_FSYNC_FSYNC_4_MASK

#define P_VAL_H_FSYNC_FSYNC_4_MASK   0x1FU

◆ P_VAL_H_FSYNC_FSYNC_4_POS

#define P_VAL_H_FSYNC_FSYNC_4_POS   0U

◆ P_VAL_L_FSYNC_FSYNC_3_ADDR

#define P_VAL_L_FSYNC_FSYNC_3_ADDR   0x3E3U

◆ P_VAL_L_FSYNC_FSYNC_3_MASK

#define P_VAL_L_FSYNC_FSYNC_3_MASK   0xFFU

◆ P_VAL_L_FSYNC_FSYNC_3_POS

#define P_VAL_L_FSYNC_FSYNC_3_POS   0U

◆ P_VAL_SIGN_FSYNC_FSYNC_4_ADDR

#define P_VAL_SIGN_FSYNC_FSYNC_4_ADDR   0x3E4U

◆ P_VAL_SIGN_FSYNC_FSYNC_4_MASK

#define P_VAL_SIGN_FSYNC_FSYNC_4_MASK   0x20U

◆ P_VAL_SIGN_FSYNC_FSYNC_4_POS

#define P_VAL_SIGN_FSYNC_FSYNC_4_POS   5U

◆ PATGEN_CLK_SRC_VRX_Y_VPRBS_ADDR

#define PATGEN_CLK_SRC_VRX_Y_VPRBS_ADDR   0x1FCU

◆ PATGEN_CLK_SRC_VRX_Y_VPRBS_MASK

#define PATGEN_CLK_SRC_VRX_Y_VPRBS_MASK   0x80U

◆ PATGEN_CLK_SRC_VRX_Y_VPRBS_POS

#define PATGEN_CLK_SRC_VRX_Y_VPRBS_POS   7U

◆ PATGEN_CLK_SRC_VRX_Z_VPRBS_ADDR

#define PATGEN_CLK_SRC_VRX_Z_VPRBS_ADDR   0x21CU

◆ PATGEN_CLK_SRC_VRX_Z_VPRBS_MASK

#define PATGEN_CLK_SRC_VRX_Z_VPRBS_MASK   0x80U

◆ PATGEN_CLK_SRC_VRX_Z_VPRBS_POS

#define PATGEN_CLK_SRC_VRX_Z_VPRBS_POS   7U

◆ PATGEN_MODE_VRX_PATGEN_0_PATGEN_1_ADDR

#define PATGEN_MODE_VRX_PATGEN_0_PATGEN_1_ADDR   0x241U

◆ PATGEN_MODE_VRX_PATGEN_0_PATGEN_1_MASK

#define PATGEN_MODE_VRX_PATGEN_0_PATGEN_1_MASK   0x30U

◆ PATGEN_MODE_VRX_PATGEN_0_PATGEN_1_POS

#define PATGEN_MODE_VRX_PATGEN_0_PATGEN_1_POS   4U

◆ PERIODIC_COMPUTE_FUNC_SAFE_REGCRC0_ADDR

#define PERIODIC_COMPUTE_FUNC_SAFE_REGCRC0_ADDR   0x3000U

◆ PERIODIC_COMPUTE_FUNC_SAFE_REGCRC0_MASK

#define PERIODIC_COMPUTE_FUNC_SAFE_REGCRC0_MASK   0x04U

◆ PERIODIC_COMPUTE_FUNC_SAFE_REGCRC0_POS

#define PERIODIC_COMPUTE_FUNC_SAFE_REGCRC0_POS   2U

◆ PFDDIV_RSHORT_CMU_CMU2_ADDR

#define PFDDIV_RSHORT_CMU_CMU2_ADDR   0x302U

◆ PFDDIV_RSHORT_CMU_CMU2_MASK

#define PFDDIV_RSHORT_CMU_CMU2_MASK   0x70U

◆ PFDDIV_RSHORT_CMU_CMU2_POS

#define PFDDIV_RSHORT_CMU_CMU2_POS   4U

◆ PHY0_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP21_ADDR

#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP21_ADDR   0x31CU

◆ PHY0_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP21_MASK

#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP21_MASK   0x0FU

◆ PHY0_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP21_POS

#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP21_POS   0U

◆ PHY0_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP20_ADDR

#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP20_ADDR   0x31BU

◆ PHY0_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP20_MASK

#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP20_MASK   0xFFU

◆ PHY0_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP20_POS

#define PHY0_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP20_POS   0U

◆ PHY0_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP22_ADDR

#define PHY0_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP22_ADDR   0x31DU

◆ PHY0_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP22_MASK

#define PHY0_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP22_MASK   0x20U

◆ PHY0_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP22_POS

#define PHY0_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP22_POS   5U

◆ PHY0_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP22_ADDR

#define PHY0_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP22_ADDR   0x31DU

◆ PHY0_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP22_MASK

#define PHY0_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP22_MASK   0x1FU

◆ PHY0_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP22_POS

#define PHY0_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP22_POS   0U

◆ PHY0_LANE_MAP_MIPI_PHY_MIPI_PHY3_ADDR

#define PHY0_LANE_MAP_MIPI_PHY_MIPI_PHY3_ADDR   0x333U

◆ PHY0_LANE_MAP_MIPI_PHY_MIPI_PHY3_MASK

#define PHY0_LANE_MAP_MIPI_PHY_MIPI_PHY3_MASK   0x0FU

◆ PHY0_LANE_MAP_MIPI_PHY_MIPI_PHY3_POS

#define PHY0_LANE_MAP_MIPI_PHY_MIPI_PHY3_POS   0U

◆ PHY0_PKT_CNT_MIPI_PHY_MIPI_PHY20_ADDR

#define PHY0_PKT_CNT_MIPI_PHY_MIPI_PHY20_ADDR   0x344U

◆ PHY0_PKT_CNT_MIPI_PHY_MIPI_PHY20_MASK

#define PHY0_PKT_CNT_MIPI_PHY_MIPI_PHY20_MASK   0x0FU

◆ PHY0_PKT_CNT_MIPI_PHY_MIPI_PHY20_POS

#define PHY0_PKT_CNT_MIPI_PHY_MIPI_PHY20_POS   0U

◆ PHY0_POL_MAP_MIPI_PHY_MIPI_PHY5_ADDR

#define PHY0_POL_MAP_MIPI_PHY_MIPI_PHY5_ADDR   0x335U

◆ PHY0_POL_MAP_MIPI_PHY_MIPI_PHY5_MASK

#define PHY0_POL_MAP_MIPI_PHY_MIPI_PHY5_MASK   0x07U

◆ PHY0_POL_MAP_MIPI_PHY_MIPI_PHY5_POS

#define PHY0_POL_MAP_MIPI_PHY_MIPI_PHY5_POS   0U

◆ PHY1_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP24_ADDR

#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP24_ADDR   0x31FU

◆ PHY1_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP24_MASK

#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP24_MASK   0x0FU

◆ PHY1_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP24_POS

#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP24_POS   0U

◆ PHY1_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP23_ADDR

#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP23_ADDR   0x31EU

◆ PHY1_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP23_MASK

#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP23_MASK   0xFFU

◆ PHY1_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP23_POS

#define PHY1_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP23_POS   0U

◆ PHY1_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP25_ADDR

#define PHY1_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP25_ADDR   0x320U

◆ PHY1_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP25_MASK

#define PHY1_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP25_MASK   0x20U

◆ PHY1_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP25_POS

#define PHY1_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP25_POS   5U

◆ PHY1_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP25_ADDR

#define PHY1_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP25_ADDR   0x320U

◆ PHY1_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP25_MASK

#define PHY1_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP25_MASK   0x1FU

◆ PHY1_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP25_POS

#define PHY1_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP25_POS   0U

◆ PHY1_LANE_MAP_MIPI_PHY_MIPI_PHY3_ADDR

#define PHY1_LANE_MAP_MIPI_PHY_MIPI_PHY3_ADDR   0x333U

◆ PHY1_LANE_MAP_MIPI_PHY_MIPI_PHY3_MASK

#define PHY1_LANE_MAP_MIPI_PHY_MIPI_PHY3_MASK   0xF0U

◆ PHY1_LANE_MAP_MIPI_PHY_MIPI_PHY3_POS

#define PHY1_LANE_MAP_MIPI_PHY_MIPI_PHY3_POS   4U

◆ PHY1_PKT_CNT_MIPI_PHY_MIPI_PHY20_ADDR

#define PHY1_PKT_CNT_MIPI_PHY_MIPI_PHY20_ADDR   0x344U

◆ PHY1_PKT_CNT_MIPI_PHY_MIPI_PHY20_MASK

#define PHY1_PKT_CNT_MIPI_PHY_MIPI_PHY20_MASK   0xF0U

◆ PHY1_PKT_CNT_MIPI_PHY_MIPI_PHY20_POS

#define PHY1_PKT_CNT_MIPI_PHY_MIPI_PHY20_POS   4U

◆ PHY1_POL_MAP_MIPI_PHY_MIPI_PHY5_ADDR

#define PHY1_POL_MAP_MIPI_PHY_MIPI_PHY5_ADDR   0x335U

◆ PHY1_POL_MAP_MIPI_PHY_MIPI_PHY5_MASK

#define PHY1_POL_MAP_MIPI_PHY_MIPI_PHY5_MASK   0x38U

◆ PHY1_POL_MAP_MIPI_PHY_MIPI_PHY5_POS

#define PHY1_POL_MAP_MIPI_PHY_MIPI_PHY5_POS   3U

◆ PHY2_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP27_ADDR

#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP27_ADDR   0x322U

◆ PHY2_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP27_MASK

#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP27_MASK   0x0FU

◆ PHY2_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP27_POS

#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP27_POS   0U

◆ PHY2_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP26_ADDR

#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP26_ADDR   0x321U

◆ PHY2_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP26_MASK

#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP26_MASK   0xFFU

◆ PHY2_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP26_POS

#define PHY2_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP26_POS   0U

◆ PHY2_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP28_ADDR

#define PHY2_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP28_ADDR   0x323U

◆ PHY2_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP28_MASK

#define PHY2_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP28_MASK   0x20U

◆ PHY2_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP28_POS

#define PHY2_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP28_POS   5U

◆ PHY2_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP28_ADDR

#define PHY2_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP28_ADDR   0x323U

◆ PHY2_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP28_MASK

#define PHY2_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP28_MASK   0x1FU

◆ PHY2_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP28_POS

#define PHY2_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP28_POS   0U

◆ PHY2_LANE_MAP_MIPI_PHY_MIPI_PHY4_ADDR

#define PHY2_LANE_MAP_MIPI_PHY_MIPI_PHY4_ADDR   0x334U

◆ PHY2_LANE_MAP_MIPI_PHY_MIPI_PHY4_MASK

#define PHY2_LANE_MAP_MIPI_PHY_MIPI_PHY4_MASK   0x0FU

◆ PHY2_LANE_MAP_MIPI_PHY_MIPI_PHY4_POS

#define PHY2_LANE_MAP_MIPI_PHY_MIPI_PHY4_POS   0U

◆ PHY2_PKT_CNT_MIPI_PHY_MIPI_PHY21_ADDR

#define PHY2_PKT_CNT_MIPI_PHY_MIPI_PHY21_ADDR   0x345U

◆ PHY2_PKT_CNT_MIPI_PHY_MIPI_PHY21_MASK

#define PHY2_PKT_CNT_MIPI_PHY_MIPI_PHY21_MASK   0x0FU

◆ PHY2_PKT_CNT_MIPI_PHY_MIPI_PHY21_POS

#define PHY2_PKT_CNT_MIPI_PHY_MIPI_PHY21_POS   0U

◆ PHY2_POL_MAP_MIPI_PHY_MIPI_PHY6_ADDR

#define PHY2_POL_MAP_MIPI_PHY_MIPI_PHY6_ADDR   0x336U

◆ PHY2_POL_MAP_MIPI_PHY_MIPI_PHY6_MASK

#define PHY2_POL_MAP_MIPI_PHY_MIPI_PHY6_MASK   0x07U

◆ PHY2_POL_MAP_MIPI_PHY_MIPI_PHY6_POS

#define PHY2_POL_MAP_MIPI_PHY_MIPI_PHY6_POS   0U

◆ PHY3_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP30_ADDR

#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP30_ADDR   0x325U

◆ PHY3_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP30_MASK

#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP30_MASK   0x0FU

◆ PHY3_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP30_POS

#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_H_BACKTOP_BACKTOP30_POS   0U

◆ PHY3_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP29_ADDR

#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP29_ADDR   0x324U

◆ PHY3_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP29_MASK

#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP29_MASK   0xFFU

◆ PHY3_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP29_POS

#define PHY3_CSI_TX_DPLL_FB_FRACTION_IN_L_BACKTOP_BACKTOP29_POS   0U

◆ PHY3_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP31_ADDR

#define PHY3_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP31_ADDR   0x326U

◆ PHY3_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP31_MASK

#define PHY3_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP31_MASK   0x20U

◆ PHY3_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP31_POS

#define PHY3_CSI_TX_DPLL_FB_FRACTION_PREDEF_EN_BACKTOP_BACKTOP31_POS   5U

◆ PHY3_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP31_ADDR

#define PHY3_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP31_ADDR   0x326U

◆ PHY3_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP31_MASK

#define PHY3_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP31_MASK   0x1FU

◆ PHY3_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP31_POS

#define PHY3_CSI_TX_DPLL_PREDEF_FREQ_BACKTOP_BACKTOP31_POS   0U

◆ PHY3_LANE_MAP_MIPI_PHY_MIPI_PHY4_ADDR

#define PHY3_LANE_MAP_MIPI_PHY_MIPI_PHY4_ADDR   0x334U

◆ PHY3_LANE_MAP_MIPI_PHY_MIPI_PHY4_MASK

#define PHY3_LANE_MAP_MIPI_PHY_MIPI_PHY4_MASK   0xF0U

◆ PHY3_LANE_MAP_MIPI_PHY_MIPI_PHY4_POS

#define PHY3_LANE_MAP_MIPI_PHY_MIPI_PHY4_POS   4U

◆ PHY3_PKT_CNT_MIPI_PHY_MIPI_PHY21_ADDR

#define PHY3_PKT_CNT_MIPI_PHY_MIPI_PHY21_ADDR   0x345U

◆ PHY3_PKT_CNT_MIPI_PHY_MIPI_PHY21_MASK

#define PHY3_PKT_CNT_MIPI_PHY_MIPI_PHY21_MASK   0xF0U

◆ PHY3_PKT_CNT_MIPI_PHY_MIPI_PHY21_POS

#define PHY3_PKT_CNT_MIPI_PHY_MIPI_PHY21_POS   4U

◆ PHY3_POL_MAP_MIPI_PHY_MIPI_PHY6_ADDR

#define PHY3_POL_MAP_MIPI_PHY_MIPI_PHY6_ADDR   0x336U

◆ PHY3_POL_MAP_MIPI_PHY_MIPI_PHY6_MASK

#define PHY3_POL_MAP_MIPI_PHY_MIPI_PHY6_MASK   0x38U

◆ PHY3_POL_MAP_MIPI_PHY_MIPI_PHY6_POS

#define PHY3_POL_MAP_MIPI_PHY_MIPI_PHY6_POS   3U

◆ PHY_1X4A_22_MIPI_PHY_MIPI_PHY0_ADDR

#define PHY_1X4A_22_MIPI_PHY_MIPI_PHY0_ADDR   0x330U

◆ PHY_1X4A_22_MIPI_PHY_MIPI_PHY0_MASK

#define PHY_1X4A_22_MIPI_PHY_MIPI_PHY0_MASK   0x08U

◆ PHY_1X4A_22_MIPI_PHY_MIPI_PHY0_POS

#define PHY_1X4A_22_MIPI_PHY_MIPI_PHY0_POS   3U

◆ PHY_1X4B_22_MIPI_PHY_MIPI_PHY0_ADDR

#define PHY_1X4B_22_MIPI_PHY_MIPI_PHY0_ADDR   0x330U

◆ PHY_1X4B_22_MIPI_PHY_MIPI_PHY0_MASK

#define PHY_1X4B_22_MIPI_PHY_MIPI_PHY0_MASK   0x10U

◆ PHY_1X4B_22_MIPI_PHY_MIPI_PHY0_POS

#define PHY_1X4B_22_MIPI_PHY_MIPI_PHY0_POS   4U

◆ PHY_2X4_MIPI_PHY_MIPI_PHY0_ADDR

#define PHY_2X4_MIPI_PHY_MIPI_PHY0_ADDR   0x330U

◆ PHY_2X4_MIPI_PHY_MIPI_PHY0_MASK

#define PHY_2X4_MIPI_PHY_MIPI_PHY0_MASK   0x04U

◆ PHY_2X4_MIPI_PHY_MIPI_PHY0_POS

#define PHY_2X4_MIPI_PHY_MIPI_PHY0_POS   2U

◆ PHY_4X2_MIPI_PHY_MIPI_PHY0_ADDR

#define PHY_4X2_MIPI_PHY_MIPI_PHY0_ADDR   0x330U

◆ PHY_4X2_MIPI_PHY_MIPI_PHY0_MASK

#define PHY_4X2_MIPI_PHY_MIPI_PHY0_MASK   0x01U

◆ PHY_4X2_MIPI_PHY_MIPI_PHY0_POS

#define PHY_4X2_MIPI_PHY_MIPI_PHY0_POS   0U

◆ PHY_CP0_DST_MIPI_PHY_MIPI_PHY9_ADDR

#define PHY_CP0_DST_MIPI_PHY_MIPI_PHY9_ADDR   0x339U

◆ PHY_CP0_DST_MIPI_PHY_MIPI_PHY9_MASK

#define PHY_CP0_DST_MIPI_PHY_MIPI_PHY9_MASK   0xC0U

◆ PHY_CP0_DST_MIPI_PHY_MIPI_PHY9_POS

#define PHY_CP0_DST_MIPI_PHY_MIPI_PHY9_POS   6U

◆ PHY_CP0_MIPI_PHY_MIPI_PHY6_ADDR

#define PHY_CP0_MIPI_PHY_MIPI_PHY6_ADDR   0x336U

◆ PHY_CP0_MIPI_PHY_MIPI_PHY6_MASK

#define PHY_CP0_MIPI_PHY_MIPI_PHY6_MASK   0x40U

◆ PHY_CP0_MIPI_PHY_MIPI_PHY6_POS

#define PHY_CP0_MIPI_PHY_MIPI_PHY6_POS   6U

◆ PHY_CP0_OVERFLOW_MIPI_PHY_MIPI_PHY9_ADDR

#define PHY_CP0_OVERFLOW_MIPI_PHY_MIPI_PHY9_ADDR   0x339U

◆ PHY_CP0_OVERFLOW_MIPI_PHY_MIPI_PHY9_MASK

#define PHY_CP0_OVERFLOW_MIPI_PHY_MIPI_PHY9_MASK   0x01U

◆ PHY_CP0_OVERFLOW_MIPI_PHY_MIPI_PHY9_POS

#define PHY_CP0_OVERFLOW_MIPI_PHY_MIPI_PHY9_POS   0U

◆ PHY_CP0_SRC_MIPI_PHY_MIPI_PHY10_ADDR

#define PHY_CP0_SRC_MIPI_PHY_MIPI_PHY10_ADDR   0x33AU

◆ PHY_CP0_SRC_MIPI_PHY_MIPI_PHY10_MASK

#define PHY_CP0_SRC_MIPI_PHY_MIPI_PHY10_MASK   0xC0U

◆ PHY_CP0_SRC_MIPI_PHY_MIPI_PHY10_POS

#define PHY_CP0_SRC_MIPI_PHY_MIPI_PHY10_POS   6U

◆ PHY_CP0_UNDERFLOW_MIPI_PHY_MIPI_PHY10_ADDR

#define PHY_CP0_UNDERFLOW_MIPI_PHY_MIPI_PHY10_ADDR   0x33AU

◆ PHY_CP0_UNDERFLOW_MIPI_PHY_MIPI_PHY10_MASK

#define PHY_CP0_UNDERFLOW_MIPI_PHY_MIPI_PHY10_MASK   0x01U

◆ PHY_CP0_UNDERFLOW_MIPI_PHY_MIPI_PHY10_POS

#define PHY_CP0_UNDERFLOW_MIPI_PHY_MIPI_PHY10_POS   0U

◆ PHY_CP1_DST_MIPI_PHY_MIPI_PHY11_ADDR

#define PHY_CP1_DST_MIPI_PHY_MIPI_PHY11_ADDR   0x33BU

◆ PHY_CP1_DST_MIPI_PHY_MIPI_PHY11_MASK

#define PHY_CP1_DST_MIPI_PHY_MIPI_PHY11_MASK   0xC0U

◆ PHY_CP1_DST_MIPI_PHY_MIPI_PHY11_POS

#define PHY_CP1_DST_MIPI_PHY_MIPI_PHY11_POS   6U

◆ PHY_CP1_MIPI_PHY_MIPI_PHY6_ADDR

#define PHY_CP1_MIPI_PHY_MIPI_PHY6_ADDR   0x336U

◆ PHY_CP1_MIPI_PHY_MIPI_PHY6_MASK

#define PHY_CP1_MIPI_PHY_MIPI_PHY6_MASK   0x80U

◆ PHY_CP1_MIPI_PHY_MIPI_PHY6_POS

#define PHY_CP1_MIPI_PHY_MIPI_PHY6_POS   7U

◆ PHY_CP1_OVERFLOW_MIPI_PHY_MIPI_PHY11_ADDR

#define PHY_CP1_OVERFLOW_MIPI_PHY_MIPI_PHY11_ADDR   0x33BU

◆ PHY_CP1_OVERFLOW_MIPI_PHY_MIPI_PHY11_MASK

#define PHY_CP1_OVERFLOW_MIPI_PHY_MIPI_PHY11_MASK   0x01U

◆ PHY_CP1_OVERFLOW_MIPI_PHY_MIPI_PHY11_POS

#define PHY_CP1_OVERFLOW_MIPI_PHY_MIPI_PHY11_POS   0U

◆ PHY_CP1_SRC_MIPI_PHY_MIPI_PHY12_ADDR

#define PHY_CP1_SRC_MIPI_PHY_MIPI_PHY12_ADDR   0x33CU

◆ PHY_CP1_SRC_MIPI_PHY_MIPI_PHY12_MASK

#define PHY_CP1_SRC_MIPI_PHY_MIPI_PHY12_MASK   0xC0U

◆ PHY_CP1_SRC_MIPI_PHY_MIPI_PHY12_POS

#define PHY_CP1_SRC_MIPI_PHY_MIPI_PHY12_POS   6U

◆ PHY_CP1_UNDERFLOW_MIPI_PHY_MIPI_PHY12_ADDR

#define PHY_CP1_UNDERFLOW_MIPI_PHY_MIPI_PHY12_ADDR   0x33CU

◆ PHY_CP1_UNDERFLOW_MIPI_PHY_MIPI_PHY12_MASK

#define PHY_CP1_UNDERFLOW_MIPI_PHY_MIPI_PHY12_MASK   0x01U

◆ PHY_CP1_UNDERFLOW_MIPI_PHY_MIPI_PHY12_POS

#define PHY_CP1_UNDERFLOW_MIPI_PHY_MIPI_PHY12_POS   0U

◆ PHY_STDBY_N_MIPI_PHY_MIPI_PHY2_ADDR

#define PHY_STDBY_N_MIPI_PHY_MIPI_PHY2_ADDR   0x332U

◆ PHY_STDBY_N_MIPI_PHY_MIPI_PHY2_MASK

#define PHY_STDBY_N_MIPI_PHY_MIPI_PHY2_MASK   0xF0U

◆ PHY_STDBY_N_MIPI_PHY_MIPI_PHY2_POS

#define PHY_STDBY_N_MIPI_PHY_MIPI_PHY2_POS   4U

◆ PHYC_WBLOCK_DLY_RLMS_A_RLMSA5_ADDR

#define PHYC_WBLOCK_DLY_RLMS_A_RLMSA5_ADDR   0x14A5U

◆ PHYC_WBLOCK_DLY_RLMS_A_RLMSA5_MASK

#define PHYC_WBLOCK_DLY_RLMS_A_RLMSA5_MASK   0x30U

◆ PHYC_WBLOCK_DLY_RLMS_A_RLMSA5_POS

#define PHYC_WBLOCK_DLY_RLMS_A_RLMSA5_POS   4U

◆ PHYC_WBLOCK_DLY_RLMS_B_RLMSA5_ADDR

#define PHYC_WBLOCK_DLY_RLMS_B_RLMSA5_ADDR   0x15A5U

◆ PHYC_WBLOCK_DLY_RLMS_B_RLMSA5_MASK

#define PHYC_WBLOCK_DLY_RLMS_B_RLMSA5_MASK   0x30U

◆ PHYC_WBLOCK_DLY_RLMS_B_RLMSA5_POS

#define PHYC_WBLOCK_DLY_RLMS_B_RLMSA5_POS   4U

◆ PIN_DRV_EN_0_DEV_IO_CHK0_ADDR

#define PIN_DRV_EN_0_DEV_IO_CHK0_ADDR   0x38U

◆ PIN_DRV_EN_0_DEV_IO_CHK0_MASK

#define PIN_DRV_EN_0_DEV_IO_CHK0_MASK   0xFFU

◆ PIN_DRV_EN_0_DEV_IO_CHK0_POS

#define PIN_DRV_EN_0_DEV_IO_CHK0_POS   0U

◆ PIO00_SLEW_MISC_PIO_SLEW_0_ADDR

#define PIO00_SLEW_MISC_PIO_SLEW_0_ADDR   0x570U

◆ PIO00_SLEW_MISC_PIO_SLEW_0_MASK

#define PIO00_SLEW_MISC_PIO_SLEW_0_MASK   0x03U

◆ PIO00_SLEW_MISC_PIO_SLEW_0_POS

#define PIO00_SLEW_MISC_PIO_SLEW_0_POS   0U

◆ PIO01_SLEW_MISC_PIO_SLEW_0_ADDR

#define PIO01_SLEW_MISC_PIO_SLEW_0_ADDR   0x570U

◆ PIO01_SLEW_MISC_PIO_SLEW_0_MASK

#define PIO01_SLEW_MISC_PIO_SLEW_0_MASK   0x0CU

◆ PIO01_SLEW_MISC_PIO_SLEW_0_POS

#define PIO01_SLEW_MISC_PIO_SLEW_0_POS   2U

◆ PIO02_SLEW_MISC_PIO_SLEW_0_ADDR

#define PIO02_SLEW_MISC_PIO_SLEW_0_ADDR   0x570U

◆ PIO02_SLEW_MISC_PIO_SLEW_0_MASK

#define PIO02_SLEW_MISC_PIO_SLEW_0_MASK   0x30U

◆ PIO02_SLEW_MISC_PIO_SLEW_0_POS

#define PIO02_SLEW_MISC_PIO_SLEW_0_POS   4U

◆ PIO03_SLEW_MISC_PIO_SLEW_0_ADDR

#define PIO03_SLEW_MISC_PIO_SLEW_0_ADDR   0x570U

◆ PIO03_SLEW_MISC_PIO_SLEW_0_MASK

#define PIO03_SLEW_MISC_PIO_SLEW_0_MASK   0xC0U

◆ PIO03_SLEW_MISC_PIO_SLEW_0_POS

#define PIO03_SLEW_MISC_PIO_SLEW_0_POS   6U

◆ PIO04_SLEW_MISC_PIO_SLEW_1_ADDR

#define PIO04_SLEW_MISC_PIO_SLEW_1_ADDR   0x571U

◆ PIO04_SLEW_MISC_PIO_SLEW_1_MASK

#define PIO04_SLEW_MISC_PIO_SLEW_1_MASK   0x03U

◆ PIO04_SLEW_MISC_PIO_SLEW_1_POS

#define PIO04_SLEW_MISC_PIO_SLEW_1_POS   0U

◆ PIO07_SLEW_MISC_PIO_SLEW_1_ADDR

#define PIO07_SLEW_MISC_PIO_SLEW_1_ADDR   0x571U

◆ PIO07_SLEW_MISC_PIO_SLEW_1_MASK

#define PIO07_SLEW_MISC_PIO_SLEW_1_MASK   0xC0U

◆ PIO07_SLEW_MISC_PIO_SLEW_1_POS

#define PIO07_SLEW_MISC_PIO_SLEW_1_POS   6U

◆ PIO08_SLEW_MISC_PIO_SLEW_2_ADDR

#define PIO08_SLEW_MISC_PIO_SLEW_2_ADDR   0x572U

◆ PIO08_SLEW_MISC_PIO_SLEW_2_MASK

#define PIO08_SLEW_MISC_PIO_SLEW_2_MASK   0x03U

◆ PIO08_SLEW_MISC_PIO_SLEW_2_POS

#define PIO08_SLEW_MISC_PIO_SLEW_2_POS   0U

◆ PKT_CNT_B_TCTRL_EXT_CNT3_ADDR

#define PKT_CNT_B_TCTRL_EXT_CNT3_ADDR   0x5025U

◆ PKT_CNT_B_TCTRL_EXT_CNT3_MASK

#define PKT_CNT_B_TCTRL_EXT_CNT3_MASK   0xFFU

◆ PKT_CNT_B_TCTRL_EXT_CNT3_POS

#define PKT_CNT_B_TCTRL_EXT_CNT3_POS   0U

◆ PKT_CNT_EXP_TCTRL_INTR1_ADDR

#define PKT_CNT_EXP_TCTRL_INTR1_ADDR   0x19U

◆ PKT_CNT_EXP_TCTRL_INTR1_MASK

#define PKT_CNT_EXP_TCTRL_INTR1_MASK   0xF0U

◆ PKT_CNT_EXP_TCTRL_INTR1_POS

#define PKT_CNT_EXP_TCTRL_INTR1_POS   4U

◆ PKT_CNT_FLAG_B_TCTRL_EXT_INTR11_ADDR

#define PKT_CNT_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U

◆ PKT_CNT_FLAG_B_TCTRL_EXT_INTR11_MASK

#define PKT_CNT_FLAG_B_TCTRL_EXT_INTR11_MASK   0x02U

◆ PKT_CNT_FLAG_B_TCTRL_EXT_INTR11_POS

#define PKT_CNT_FLAG_B_TCTRL_EXT_INTR11_POS   1U

◆ PKT_CNT_FLAG_TCTRL_INTR5_ADDR

#define PKT_CNT_FLAG_TCTRL_INTR5_ADDR   0x1DU

◆ PKT_CNT_FLAG_TCTRL_INTR5_MASK

#define PKT_CNT_FLAG_TCTRL_INTR5_MASK   0x02U

◆ PKT_CNT_FLAG_TCTRL_INTR5_POS

#define PKT_CNT_FLAG_TCTRL_INTR5_POS   1U

◆ PKT_CNT_LBW_GMSL_B_RX0_ADDR

#define PKT_CNT_LBW_GMSL_B_RX0_ADDR   0x502CU

◆ PKT_CNT_LBW_GMSL_B_RX0_MASK

#define PKT_CNT_LBW_GMSL_B_RX0_MASK   0xC0U

◆ PKT_CNT_LBW_GMSL_B_RX0_POS

#define PKT_CNT_LBW_GMSL_B_RX0_POS   6U

◆ PKT_CNT_LBW_GMSL_RX0_ADDR

#define PKT_CNT_LBW_GMSL_RX0_ADDR   0x2CU

◆ PKT_CNT_LBW_GMSL_RX0_MASK

#define PKT_CNT_LBW_GMSL_RX0_MASK   0xC0U

◆ PKT_CNT_LBW_GMSL_RX0_POS

#define PKT_CNT_LBW_GMSL_RX0_POS   6U

◆ PKT_CNT_OEN_B_TCTRL_EXT_INTR10_ADDR

#define PKT_CNT_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U

◆ PKT_CNT_OEN_B_TCTRL_EXT_INTR10_MASK

#define PKT_CNT_OEN_B_TCTRL_EXT_INTR10_MASK   0x02U

◆ PKT_CNT_OEN_B_TCTRL_EXT_INTR10_POS

#define PKT_CNT_OEN_B_TCTRL_EXT_INTR10_POS   1U

◆ PKT_CNT_OEN_TCTRL_INTR4_ADDR

#define PKT_CNT_OEN_TCTRL_INTR4_ADDR   0x1CU

◆ PKT_CNT_OEN_TCTRL_INTR4_MASK

#define PKT_CNT_OEN_TCTRL_INTR4_MASK   0x02U

◆ PKT_CNT_OEN_TCTRL_INTR4_POS

#define PKT_CNT_OEN_TCTRL_INTR4_POS   1U

◆ PKT_CNT_SEL_GMSL_B_RX0_ADDR

#define PKT_CNT_SEL_GMSL_B_RX0_ADDR   0x502CU

◆ PKT_CNT_SEL_GMSL_B_RX0_MASK

#define PKT_CNT_SEL_GMSL_B_RX0_MASK   0x0FU

◆ PKT_CNT_SEL_GMSL_B_RX0_POS

#define PKT_CNT_SEL_GMSL_B_RX0_POS   0U

◆ PKT_CNT_SEL_GMSL_RX0_ADDR

#define PKT_CNT_SEL_GMSL_RX0_ADDR   0x2CU

◆ PKT_CNT_SEL_GMSL_RX0_MASK

#define PKT_CNT_SEL_GMSL_RX0_MASK   0x0FU

◆ PKT_CNT_SEL_GMSL_RX0_POS

#define PKT_CNT_SEL_GMSL_RX0_POS   0U

◆ PKT_CNT_TCTRL_CNT3_ADDR

#define PKT_CNT_TCTRL_CNT3_ADDR   0x25U

◆ PKT_CNT_TCTRL_CNT3_MASK

#define PKT_CNT_TCTRL_CNT3_MASK   0xFFU

◆ PKT_CNT_TCTRL_CNT3_POS

#define PKT_CNT_TCTRL_CNT3_POS   0U

◆ PKT_CNT_THR_TCTRL_INTR1_ADDR

#define PKT_CNT_THR_TCTRL_INTR1_ADDR   0x19U

◆ PKT_CNT_THR_TCTRL_INTR1_MASK

#define PKT_CNT_THR_TCTRL_INTR1_MASK   0x07U

◆ PKT_CNT_THR_TCTRL_INTR1_POS

#define PKT_CNT_THR_TCTRL_INTR1_POS   0U

◆ PORZ_STATUS_TCTRL_PWR1_ADDR

#define PORZ_STATUS_TCTRL_PWR1_ADDR   0x09U

◆ PORZ_STATUS_TCTRL_PWR1_MASK

#define PORZ_STATUS_TCTRL_PWR1_MASK   0x3FU

◆ PORZ_STATUS_TCTRL_PWR1_POS

#define PORZ_STATUS_TCTRL_PWR1_POS   0U

◆ POST_DONE_FUNC_SAFE_REG_POST0_ADDR

#define POST_DONE_FUNC_SAFE_REG_POST0_ADDR   0x3020U

◆ POST_DONE_FUNC_SAFE_REG_POST0_MASK

#define POST_DONE_FUNC_SAFE_REG_POST0_MASK   0x80U

◆ POST_DONE_FUNC_SAFE_REG_POST0_POS

#define POST_DONE_FUNC_SAFE_REG_POST0_POS   7U

◆ POST_LBIST_PASSED_FUNC_SAFE_REG_POST0_ADDR

#define POST_LBIST_PASSED_FUNC_SAFE_REG_POST0_ADDR   0x3020U

◆ POST_LBIST_PASSED_FUNC_SAFE_REG_POST0_MASK

#define POST_LBIST_PASSED_FUNC_SAFE_REG_POST0_MASK   0x20U

◆ POST_LBIST_PASSED_FUNC_SAFE_REG_POST0_POS

#define POST_LBIST_PASSED_FUNC_SAFE_REG_POST0_POS   5U

◆ POST_MBIST_PASSED_FUNC_SAFE_REG_POST0_ADDR

#define POST_MBIST_PASSED_FUNC_SAFE_REG_POST0_ADDR   0x3020U

◆ POST_MBIST_PASSED_FUNC_SAFE_REG_POST0_MASK

#define POST_MBIST_PASSED_FUNC_SAFE_REG_POST0_MASK   0x40U

◆ POST_MBIST_PASSED_FUNC_SAFE_REG_POST0_POS

#define POST_MBIST_PASSED_FUNC_SAFE_REG_POST0_POS   6U

◆ POST_RUN_LBIST_FUNC_SAFE_REG_POST0_ADDR

#define POST_RUN_LBIST_FUNC_SAFE_REG_POST0_ADDR   0x3020U

◆ POST_RUN_LBIST_FUNC_SAFE_REG_POST0_MASK

#define POST_RUN_LBIST_FUNC_SAFE_REG_POST0_MASK   0x01U

◆ POST_RUN_LBIST_FUNC_SAFE_REG_POST0_POS

#define POST_RUN_LBIST_FUNC_SAFE_REG_POST0_POS   0U

◆ POST_RUN_MBIST_FUNC_SAFE_REG_POST0_ADDR

#define POST_RUN_MBIST_FUNC_SAFE_REG_POST0_ADDR   0x3020U

◆ POST_RUN_MBIST_FUNC_SAFE_REG_POST0_MASK

#define POST_RUN_MBIST_FUNC_SAFE_REG_POST0_MASK   0x02U

◆ POST_RUN_MBIST_FUNC_SAFE_REG_POST0_POS

#define POST_RUN_MBIST_FUNC_SAFE_REG_POST0_POS   1U

◆ PRIO_CFG_B_CFGC_B_CC_TR0_ADDR

#define PRIO_CFG_B_CFGC_B_CC_TR0_ADDR   0x5070U

◆ PRIO_CFG_B_CFGC_B_CC_TR0_MASK

#define PRIO_CFG_B_CFGC_B_CC_TR0_MASK   0x03U

◆ PRIO_CFG_B_CFGC_B_CC_TR0_POS

#define PRIO_CFG_B_CFGC_B_CC_TR0_POS   0U

◆ PRIO_CFG_B_CFGC_B_IIC_X_TR0_ADDR

#define PRIO_CFG_B_CFGC_B_IIC_X_TR0_ADDR   0x5080U

◆ PRIO_CFG_B_CFGC_B_IIC_X_TR0_MASK

#define PRIO_CFG_B_CFGC_B_IIC_X_TR0_MASK   0x03U

◆ PRIO_CFG_B_CFGC_B_IIC_X_TR0_POS

#define PRIO_CFG_B_CFGC_B_IIC_X_TR0_POS   0U

◆ PRIO_CFG_B_CFGC_B_IIC_Y_TR0_ADDR

#define PRIO_CFG_B_CFGC_B_IIC_Y_TR0_ADDR   0x5088U

◆ PRIO_CFG_B_CFGC_B_IIC_Y_TR0_MASK

#define PRIO_CFG_B_CFGC_B_IIC_Y_TR0_MASK   0x03U

◆ PRIO_CFG_B_CFGC_B_IIC_Y_TR0_POS

#define PRIO_CFG_B_CFGC_B_IIC_Y_TR0_POS   0U

◆ PRIO_CFG_B_CFGI_B_INFOFR_TR0_ADDR

#define PRIO_CFG_B_CFGI_B_INFOFR_TR0_ADDR   0x5060U

◆ PRIO_CFG_B_CFGI_B_INFOFR_TR0_MASK

#define PRIO_CFG_B_CFGI_B_INFOFR_TR0_MASK   0x03U

◆ PRIO_CFG_B_CFGI_B_INFOFR_TR0_POS

#define PRIO_CFG_B_CFGI_B_INFOFR_TR0_POS   0U

◆ PRIO_CFG_B_CFGL_B_GPIO_TR0_ADDR

#define PRIO_CFG_B_CFGL_B_GPIO_TR0_ADDR   0x5078U

◆ PRIO_CFG_B_CFGL_B_GPIO_TR0_MASK

#define PRIO_CFG_B_CFGL_B_GPIO_TR0_MASK   0x03U

◆ PRIO_CFG_B_CFGL_B_GPIO_TR0_POS

#define PRIO_CFG_B_CFGL_B_GPIO_TR0_POS   0U

◆ PRIO_CFG_CFGC_CC_TR0_ADDR

#define PRIO_CFG_CFGC_CC_TR0_ADDR   0x70U

◆ PRIO_CFG_CFGC_CC_TR0_MASK

#define PRIO_CFG_CFGC_CC_TR0_MASK   0x03U

◆ PRIO_CFG_CFGC_CC_TR0_POS

#define PRIO_CFG_CFGC_CC_TR0_POS   0U

◆ PRIO_CFG_CFGC_IIC_X_TR0_ADDR

#define PRIO_CFG_CFGC_IIC_X_TR0_ADDR   0x80U

◆ PRIO_CFG_CFGC_IIC_X_TR0_MASK

#define PRIO_CFG_CFGC_IIC_X_TR0_MASK   0x03U

◆ PRIO_CFG_CFGC_IIC_X_TR0_POS

#define PRIO_CFG_CFGC_IIC_X_TR0_POS   0U

◆ PRIO_CFG_CFGC_IIC_Y_TR0_ADDR

#define PRIO_CFG_CFGC_IIC_Y_TR0_ADDR   0x88U

◆ PRIO_CFG_CFGC_IIC_Y_TR0_MASK

#define PRIO_CFG_CFGC_IIC_Y_TR0_MASK   0x03U

◆ PRIO_CFG_CFGC_IIC_Y_TR0_POS

#define PRIO_CFG_CFGC_IIC_Y_TR0_POS   0U

◆ PRIO_CFG_CFGI_INFOFR_TR0_ADDR

#define PRIO_CFG_CFGI_INFOFR_TR0_ADDR   0x60U

◆ PRIO_CFG_CFGI_INFOFR_TR0_MASK

#define PRIO_CFG_CFGI_INFOFR_TR0_MASK   0x03U

◆ PRIO_CFG_CFGI_INFOFR_TR0_POS

#define PRIO_CFG_CFGI_INFOFR_TR0_POS   0U

◆ PRIO_CFG_CFGL_GPIO_TR0_ADDR

#define PRIO_CFG_CFGL_GPIO_TR0_ADDR   0x78U

◆ PRIO_CFG_CFGL_GPIO_TR0_MASK

#define PRIO_CFG_CFGL_GPIO_TR0_MASK   0x03U

◆ PRIO_CFG_CFGL_GPIO_TR0_POS

#define PRIO_CFG_CFGL_GPIO_TR0_POS   0U

◆ PRIO_CFG_CFGL_SPI_TR0_ADDR

#define PRIO_CFG_CFGL_SPI_TR0_ADDR   0x68U

◆ PRIO_CFG_CFGL_SPI_TR0_MASK

#define PRIO_CFG_CFGL_SPI_TR0_MASK   0x03U

◆ PRIO_CFG_CFGL_SPI_TR0_POS

#define PRIO_CFG_CFGL_SPI_TR0_POS   0U

◆ PRIO_VAL_B_CFGC_B_CC_TR0_ADDR

#define PRIO_VAL_B_CFGC_B_CC_TR0_ADDR   0x5070U

◆ PRIO_VAL_B_CFGC_B_CC_TR0_MASK

#define PRIO_VAL_B_CFGC_B_CC_TR0_MASK   0x0CU

◆ PRIO_VAL_B_CFGC_B_CC_TR0_POS

#define PRIO_VAL_B_CFGC_B_CC_TR0_POS   2U

◆ PRIO_VAL_B_CFGC_B_IIC_X_TR0_ADDR

#define PRIO_VAL_B_CFGC_B_IIC_X_TR0_ADDR   0x5080U

◆ PRIO_VAL_B_CFGC_B_IIC_X_TR0_MASK

#define PRIO_VAL_B_CFGC_B_IIC_X_TR0_MASK   0x0CU

◆ PRIO_VAL_B_CFGC_B_IIC_X_TR0_POS

#define PRIO_VAL_B_CFGC_B_IIC_X_TR0_POS   2U

◆ PRIO_VAL_B_CFGC_B_IIC_Y_TR0_ADDR

#define PRIO_VAL_B_CFGC_B_IIC_Y_TR0_ADDR   0x5088U

◆ PRIO_VAL_B_CFGC_B_IIC_Y_TR0_MASK

#define PRIO_VAL_B_CFGC_B_IIC_Y_TR0_MASK   0x0CU

◆ PRIO_VAL_B_CFGC_B_IIC_Y_TR0_POS

#define PRIO_VAL_B_CFGC_B_IIC_Y_TR0_POS   2U

◆ PRIO_VAL_B_CFGI_B_INFOFR_TR0_ADDR

#define PRIO_VAL_B_CFGI_B_INFOFR_TR0_ADDR   0x5060U

◆ PRIO_VAL_B_CFGI_B_INFOFR_TR0_MASK

#define PRIO_VAL_B_CFGI_B_INFOFR_TR0_MASK   0x0CU

◆ PRIO_VAL_B_CFGI_B_INFOFR_TR0_POS

#define PRIO_VAL_B_CFGI_B_INFOFR_TR0_POS   2U

◆ PRIO_VAL_B_CFGL_B_GPIO_TR0_ADDR

#define PRIO_VAL_B_CFGL_B_GPIO_TR0_ADDR   0x5078U

◆ PRIO_VAL_B_CFGL_B_GPIO_TR0_MASK

#define PRIO_VAL_B_CFGL_B_GPIO_TR0_MASK   0x0CU

◆ PRIO_VAL_B_CFGL_B_GPIO_TR0_POS

#define PRIO_VAL_B_CFGL_B_GPIO_TR0_POS   2U

◆ PRIO_VAL_CFGC_CC_TR0_ADDR

#define PRIO_VAL_CFGC_CC_TR0_ADDR   0x70U

◆ PRIO_VAL_CFGC_CC_TR0_MASK

#define PRIO_VAL_CFGC_CC_TR0_MASK   0x0CU

◆ PRIO_VAL_CFGC_CC_TR0_POS

#define PRIO_VAL_CFGC_CC_TR0_POS   2U

◆ PRIO_VAL_CFGC_IIC_X_TR0_ADDR

#define PRIO_VAL_CFGC_IIC_X_TR0_ADDR   0x80U

◆ PRIO_VAL_CFGC_IIC_X_TR0_MASK

#define PRIO_VAL_CFGC_IIC_X_TR0_MASK   0x0CU

◆ PRIO_VAL_CFGC_IIC_X_TR0_POS

#define PRIO_VAL_CFGC_IIC_X_TR0_POS   2U

◆ PRIO_VAL_CFGC_IIC_Y_TR0_ADDR

#define PRIO_VAL_CFGC_IIC_Y_TR0_ADDR   0x88U

◆ PRIO_VAL_CFGC_IIC_Y_TR0_MASK

#define PRIO_VAL_CFGC_IIC_Y_TR0_MASK   0x0CU

◆ PRIO_VAL_CFGC_IIC_Y_TR0_POS

#define PRIO_VAL_CFGC_IIC_Y_TR0_POS   2U

◆ PRIO_VAL_CFGI_INFOFR_TR0_ADDR

#define PRIO_VAL_CFGI_INFOFR_TR0_ADDR   0x60U

◆ PRIO_VAL_CFGI_INFOFR_TR0_MASK

#define PRIO_VAL_CFGI_INFOFR_TR0_MASK   0x0CU

◆ PRIO_VAL_CFGI_INFOFR_TR0_POS

#define PRIO_VAL_CFGI_INFOFR_TR0_POS   2U

◆ PRIO_VAL_CFGL_GPIO_TR0_ADDR

#define PRIO_VAL_CFGL_GPIO_TR0_ADDR   0x78U

◆ PRIO_VAL_CFGL_GPIO_TR0_MASK

#define PRIO_VAL_CFGL_GPIO_TR0_MASK   0x0CU

◆ PRIO_VAL_CFGL_GPIO_TR0_POS

#define PRIO_VAL_CFGL_GPIO_TR0_POS   2U

◆ PRIO_VAL_CFGL_SPI_TR0_ADDR

#define PRIO_VAL_CFGL_SPI_TR0_ADDR   0x68U

◆ PRIO_VAL_CFGL_SPI_TR0_MASK

#define PRIO_VAL_CFGL_SPI_TR0_MASK   0x0CU

◆ PRIO_VAL_CFGL_SPI_TR0_POS

#define PRIO_VAL_CFGL_SPI_TR0_POS   2U

◆ PU_LF0_DEV_REG5_ADDR

#define PU_LF0_DEV_REG5_ADDR   0x05U

◆ PU_LF0_DEV_REG5_MASK

#define PU_LF0_DEV_REG5_MASK   0x01U

◆ PU_LF0_DEV_REG5_POS

#define PU_LF0_DEV_REG5_POS   0U

◆ PU_LF1_DEV_REG5_ADDR

#define PU_LF1_DEV_REG5_ADDR   0x05U

◆ PU_LF1_DEV_REG5_MASK

#define PU_LF1_DEV_REG5_MASK   0x02U

◆ PU_LF1_DEV_REG5_POS

#define PU_LF1_DEV_REG5_POS   1U

◆ PU_LF2_DEV_REG5_ADDR

#define PU_LF2_DEV_REG5_ADDR   0x05U

◆ PU_LF2_DEV_REG5_MASK

#define PU_LF2_DEV_REG5_MASK   0x04U

◆ PU_LF2_DEV_REG5_POS

#define PU_LF2_DEV_REG5_POS   2U

◆ PU_LF3_DEV_REG5_ADDR

#define PU_LF3_DEV_REG5_ADDR   0x05U

◆ PU_LF3_DEV_REG5_MASK

#define PU_LF3_DEV_REG5_MASK   0x08U

◆ PU_LF3_DEV_REG5_POS

#define PU_LF3_DEV_REG5_POS   3U

◆ PULL_UPDN_SEL_GPIO0_0_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO0_0_GPIO_B_ADDR   0x2B1U

◆ PULL_UPDN_SEL_GPIO0_0_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO0_0_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO0_0_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO0_0_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO10_10_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO10_10_GPIO_B_ADDR   0x2CFU

◆ PULL_UPDN_SEL_GPIO10_10_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO10_10_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO10_10_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO10_10_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO11_11_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO11_11_GPIO_B_ADDR   0x2D2U

◆ PULL_UPDN_SEL_GPIO11_11_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO11_11_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO11_11_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO11_11_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO12_12_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO12_12_GPIO_B_ADDR   0x2D5U

◆ PULL_UPDN_SEL_GPIO12_12_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO12_12_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO12_12_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO12_12_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO1_1_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO1_1_GPIO_B_ADDR   0x2B4U

◆ PULL_UPDN_SEL_GPIO1_1_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO1_1_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO1_1_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO1_1_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO2_2_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO2_2_GPIO_B_ADDR   0x2B7U

◆ PULL_UPDN_SEL_GPIO2_2_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO2_2_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO2_2_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO2_2_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO3_3_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO3_3_GPIO_B_ADDR   0x2BAU

◆ PULL_UPDN_SEL_GPIO3_3_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO3_3_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO3_3_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO3_3_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO4_4_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO4_4_GPIO_B_ADDR   0x2BDU

◆ PULL_UPDN_SEL_GPIO4_4_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO4_4_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO4_4_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO4_4_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO5_5_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO5_5_GPIO_B_ADDR   0x2C0U

◆ PULL_UPDN_SEL_GPIO5_5_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO5_5_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO5_5_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO5_5_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO6_6_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO6_6_GPIO_B_ADDR   0x2C3U

◆ PULL_UPDN_SEL_GPIO6_6_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO6_6_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO6_6_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO6_6_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO7_7_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO7_7_GPIO_B_ADDR   0x2C6U

◆ PULL_UPDN_SEL_GPIO7_7_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO7_7_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO7_7_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO7_7_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO8_8_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO8_8_GPIO_B_ADDR   0x2C9U

◆ PULL_UPDN_SEL_GPIO8_8_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO8_8_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO8_8_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO8_8_GPIO_B_POS   6U

◆ PULL_UPDN_SEL_GPIO9_9_GPIO_B_ADDR

#define PULL_UPDN_SEL_GPIO9_9_GPIO_B_ADDR   0x2CCU

◆ PULL_UPDN_SEL_GPIO9_9_GPIO_B_MASK

#define PULL_UPDN_SEL_GPIO9_9_GPIO_B_MASK   0xC0U

◆ PULL_UPDN_SEL_GPIO9_9_GPIO_B_POS

#define PULL_UPDN_SEL_GPIO9_9_GPIO_B_POS   6U

◆ REG_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_ADDR

#define REG_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_ADDR   0x3011U

◆ REG_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_MASK

#define REG_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_MASK   0x01U

◆ REG_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_POS

#define REG_CRC_ERR_FLAG_FUNC_SAFE_FS_INTR1_POS   0U

◆ REG_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR

#define REG_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_ADDR   0x3010U

◆ REG_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK

#define REG_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_MASK   0x01U

◆ REG_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_POS

#define REG_CRC_ERR_OEN_FUNC_SAFE_FS_INTR0_POS   0U

◆ REG_ENABLE_TCTRL_CTRL0_ADDR

#define REG_ENABLE_TCTRL_CTRL0_ADDR   0x10U

◆ REG_ENABLE_TCTRL_CTRL0_MASK

#define REG_ENABLE_TCTRL_CTRL0_MASK   0x04U

◆ REG_ENABLE_TCTRL_CTRL0_POS

#define REG_ENABLE_TCTRL_CTRL0_POS   2U

◆ REGCRC_LSB_FUNC_SAFE_REGCRC2_ADDR

#define REGCRC_LSB_FUNC_SAFE_REGCRC2_ADDR   0x3002U

◆ REGCRC_LSB_FUNC_SAFE_REGCRC2_MASK

#define REGCRC_LSB_FUNC_SAFE_REGCRC2_MASK   0xFFU

◆ REGCRC_LSB_FUNC_SAFE_REGCRC2_POS

#define REGCRC_LSB_FUNC_SAFE_REGCRC2_POS   0U

◆ REGCRC_MSB_FUNC_SAFE_REGCRC3_ADDR

#define REGCRC_MSB_FUNC_SAFE_REGCRC3_ADDR   0x3003U

◆ REGCRC_MSB_FUNC_SAFE_REGCRC3_MASK

#define REGCRC_MSB_FUNC_SAFE_REGCRC3_MASK   0xFFU

◆ REGCRC_MSB_FUNC_SAFE_REGCRC3_POS

#define REGCRC_MSB_FUNC_SAFE_REGCRC3_POS   0U

◆ REM_ACK_ACKED_CC_I2C_7_ADDR

#define REM_ACK_ACKED_CC_I2C_7_ADDR   0x47U

◆ REM_ACK_ACKED_CC_I2C_7_MASK

#define REM_ACK_ACKED_CC_I2C_7_MASK   0x02U

◆ REM_ACK_ACKED_CC_I2C_7_POS

#define REM_ACK_ACKED_CC_I2C_7_POS   1U

◆ REM_ACK_RECVED_CC_I2C_7_ADDR

#define REM_ACK_RECVED_CC_I2C_7_ADDR   0x47U

◆ REM_ACK_RECVED_CC_I2C_7_MASK

#define REM_ACK_RECVED_CC_I2C_7_MASK   0x01U

◆ REM_ACK_RECVED_CC_I2C_7_POS

#define REM_ACK_RECVED_CC_I2C_7_POS   0U

◆ REM_ERR_FLAG_TCTRL_INTR3_ADDR

#define REM_ERR_FLAG_TCTRL_INTR3_ADDR   0x1BU

◆ REM_ERR_FLAG_TCTRL_INTR3_MASK

#define REM_ERR_FLAG_TCTRL_INTR3_MASK   0x20U

◆ REM_ERR_FLAG_TCTRL_INTR3_POS

#define REM_ERR_FLAG_TCTRL_INTR3_POS   5U

◆ REM_ERR_OEN_TCTRL_INTR2_ADDR

#define REM_ERR_OEN_TCTRL_INTR2_ADDR   0x1AU

◆ REM_ERR_OEN_TCTRL_INTR2_MASK

#define REM_ERR_OEN_TCTRL_INTR2_MASK   0x20U

◆ REM_ERR_OEN_TCTRL_INTR2_POS

#define REM_ERR_OEN_TCTRL_INTR2_POS   5U

◆ REM_MS_EN_1_CC_EXT_UART_0_ADDR

#define REM_MS_EN_1_CC_EXT_UART_0_ADDR   0x808U

◆ REM_MS_EN_1_CC_EXT_UART_0_MASK

#define REM_MS_EN_1_CC_EXT_UART_0_MASK   0x20U

◆ REM_MS_EN_1_CC_EXT_UART_0_POS

#define REM_MS_EN_1_CC_EXT_UART_0_POS   5U

◆ REM_MS_EN_2_CC_EXT_UART_1_ADDR

#define REM_MS_EN_2_CC_EXT_UART_1_ADDR   0x809U

◆ REM_MS_EN_2_CC_EXT_UART_1_MASK

#define REM_MS_EN_2_CC_EXT_UART_1_MASK   0x20U

◆ REM_MS_EN_2_CC_EXT_UART_1_POS

#define REM_MS_EN_2_CC_EXT_UART_1_POS   5U

◆ REM_MS_EN_CC_UART_0_ADDR

#define REM_MS_EN_CC_UART_0_ADDR   0x48U

◆ REM_MS_EN_CC_UART_0_MASK

#define REM_MS_EN_CC_UART_0_MASK   0x20U

◆ REM_MS_EN_CC_UART_0_POS

#define REM_MS_EN_CC_UART_0_POS   5U

◆ REMAP_SRC_DST_REG_DISPLACEMENT

#define REMAP_SRC_DST_REG_DISPLACEMENT   (0x40U)

◆ REQ_HOLD_OFF_SPI_SPI_2_ADDR

#define REQ_HOLD_OFF_SPI_SPI_2_ADDR   0x172U

◆ REQ_HOLD_OFF_SPI_SPI_2_MASK

#define REQ_HOLD_OFF_SPI_SPI_2_MASK   0xE0U

◆ REQ_HOLD_OFF_SPI_SPI_2_POS

#define REQ_HOLD_OFF_SPI_SPI_2_POS   5U

◆ REQ_HOLD_OFF_TO_SPI_SPI_8_ADDR

#define REQ_HOLD_OFF_TO_SPI_SPI_8_ADDR   0x178U

◆ REQ_HOLD_OFF_TO_SPI_SPI_8_MASK

#define REQ_HOLD_OFF_TO_SPI_SPI_8_MASK   0xFFU

◆ REQ_HOLD_OFF_TO_SPI_SPI_8_POS

#define REQ_HOLD_OFF_TO_SPI_SPI_8_POS   0U

◆ RES_CFG_GPIO0_0_GPIO_A_ADDR

#define RES_CFG_GPIO0_0_GPIO_A_ADDR   0x2B0U

◆ RES_CFG_GPIO0_0_GPIO_A_MASK

#define RES_CFG_GPIO0_0_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO0_0_GPIO_A_POS

#define RES_CFG_GPIO0_0_GPIO_A_POS   7U

◆ RES_CFG_GPIO10_10_GPIO_A_ADDR

#define RES_CFG_GPIO10_10_GPIO_A_ADDR   0x2CEU

◆ RES_CFG_GPIO10_10_GPIO_A_MASK

#define RES_CFG_GPIO10_10_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO10_10_GPIO_A_POS

#define RES_CFG_GPIO10_10_GPIO_A_POS   7U

◆ RES_CFG_GPIO11_11_GPIO_A_ADDR

#define RES_CFG_GPIO11_11_GPIO_A_ADDR   0x2D1U

◆ RES_CFG_GPIO11_11_GPIO_A_MASK

#define RES_CFG_GPIO11_11_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO11_11_GPIO_A_POS

#define RES_CFG_GPIO11_11_GPIO_A_POS   7U

◆ RES_CFG_GPIO12_12_GPIO_A_ADDR

#define RES_CFG_GPIO12_12_GPIO_A_ADDR   0x2D4U

◆ RES_CFG_GPIO12_12_GPIO_A_MASK

#define RES_CFG_GPIO12_12_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO12_12_GPIO_A_POS

#define RES_CFG_GPIO12_12_GPIO_A_POS   7U

◆ RES_CFG_GPIO1_1_GPIO_A_ADDR

#define RES_CFG_GPIO1_1_GPIO_A_ADDR   0x2B3U

◆ RES_CFG_GPIO1_1_GPIO_A_MASK

#define RES_CFG_GPIO1_1_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO1_1_GPIO_A_POS

#define RES_CFG_GPIO1_1_GPIO_A_POS   7U

◆ RES_CFG_GPIO2_2_GPIO_A_ADDR

#define RES_CFG_GPIO2_2_GPIO_A_ADDR   0x2B6U

◆ RES_CFG_GPIO2_2_GPIO_A_MASK

#define RES_CFG_GPIO2_2_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO2_2_GPIO_A_POS

#define RES_CFG_GPIO2_2_GPIO_A_POS   7U

◆ RES_CFG_GPIO3_3_GPIO_A_ADDR

#define RES_CFG_GPIO3_3_GPIO_A_ADDR   0x2B9U

◆ RES_CFG_GPIO3_3_GPIO_A_MASK

#define RES_CFG_GPIO3_3_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO3_3_GPIO_A_POS

#define RES_CFG_GPIO3_3_GPIO_A_POS   7U

◆ RES_CFG_GPIO4_4_GPIO_A_ADDR

#define RES_CFG_GPIO4_4_GPIO_A_ADDR   0x2BCU

◆ RES_CFG_GPIO4_4_GPIO_A_MASK

#define RES_CFG_GPIO4_4_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO4_4_GPIO_A_POS

#define RES_CFG_GPIO4_4_GPIO_A_POS   7U

◆ RES_CFG_GPIO5_5_GPIO_A_ADDR

#define RES_CFG_GPIO5_5_GPIO_A_ADDR   0x2BFU

◆ RES_CFG_GPIO5_5_GPIO_A_MASK

#define RES_CFG_GPIO5_5_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO5_5_GPIO_A_POS

#define RES_CFG_GPIO5_5_GPIO_A_POS   7U

◆ RES_CFG_GPIO6_6_GPIO_A_ADDR

#define RES_CFG_GPIO6_6_GPIO_A_ADDR   0x2C2U

◆ RES_CFG_GPIO6_6_GPIO_A_MASK

#define RES_CFG_GPIO6_6_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO6_6_GPIO_A_POS

#define RES_CFG_GPIO6_6_GPIO_A_POS   7U

◆ RES_CFG_GPIO7_7_GPIO_A_ADDR

#define RES_CFG_GPIO7_7_GPIO_A_ADDR   0x2C5U

◆ RES_CFG_GPIO7_7_GPIO_A_MASK

#define RES_CFG_GPIO7_7_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO7_7_GPIO_A_POS

#define RES_CFG_GPIO7_7_GPIO_A_POS   7U

◆ RES_CFG_GPIO8_8_GPIO_A_ADDR

#define RES_CFG_GPIO8_8_GPIO_A_ADDR   0x2C8U

◆ RES_CFG_GPIO8_8_GPIO_A_MASK

#define RES_CFG_GPIO8_8_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO8_8_GPIO_A_POS

#define RES_CFG_GPIO8_8_GPIO_A_POS   7U

◆ RES_CFG_GPIO9_9_GPIO_A_ADDR

#define RES_CFG_GPIO9_9_GPIO_A_ADDR   0x2CBU

◆ RES_CFG_GPIO9_9_GPIO_A_MASK

#define RES_CFG_GPIO9_9_GPIO_A_MASK   0x80U

◆ RES_CFG_GPIO9_9_GPIO_A_POS

#define RES_CFG_GPIO9_9_GPIO_A_POS   7U

◆ RESET_ALL_TCTRL_CTRL0_ADDR

#define RESET_ALL_TCTRL_CTRL0_ADDR   0x10U

◆ RESET_ALL_TCTRL_CTRL0_MASK

#define RESET_ALL_TCTRL_CTRL0_MASK   0x80U

◆ RESET_ALL_TCTRL_CTRL0_POS

#define RESET_ALL_TCTRL_CTRL0_POS   7U

◆ RESET_CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_ADDR

#define RESET_CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U

◆ RESET_CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_MASK

#define RESET_CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_MASK   0x01U

◆ RESET_CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_POS

#define RESET_CRC_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_POS   0U

◆ RESET_CRC_FUNC_SAFE_REGCRC0_ADDR

#define RESET_CRC_FUNC_SAFE_REGCRC0_ADDR   0x3000U

◆ RESET_CRC_FUNC_SAFE_REGCRC0_MASK

#define RESET_CRC_FUNC_SAFE_REGCRC0_MASK   0x01U

◆ RESET_CRC_FUNC_SAFE_REGCRC0_POS

#define RESET_CRC_FUNC_SAFE_REGCRC0_POS   0U

◆ RESET_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_ADDR

#define RESET_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_ADDR   0x304FU

◆ RESET_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_MASK

#define RESET_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_MASK   0x04U

◆ RESET_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_POS

#define RESET_EFUSE_CRC_ERR_FUNC_SAFE_CC_RTTN_ERR_POS   2U

◆ RESET_LINK_B_TCTRL_CTRL3_ADDR

#define RESET_LINK_B_TCTRL_CTRL3_ADDR   0x13U

◆ RESET_LINK_B_TCTRL_CTRL3_MASK

#define RESET_LINK_B_TCTRL_CTRL3_MASK   0x01U

◆ RESET_LINK_B_TCTRL_CTRL3_POS

#define RESET_LINK_B_TCTRL_CTRL3_POS   0U

◆ RESET_LINK_TCTRL_CTRL0_ADDR

#define RESET_LINK_TCTRL_CTRL0_ADDR   0x10U

◆ RESET_LINK_TCTRL_CTRL0_MASK

#define RESET_LINK_TCTRL_CTRL0_MASK   0x40U

◆ RESET_LINK_TCTRL_CTRL0_POS

#define RESET_LINK_TCTRL_CTRL0_POS   6U

◆ RESET_MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC0_ADDR

#define RESET_MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC0_ADDR   0x3016U

◆ RESET_MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC0_MASK

#define RESET_MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC0_MASK   0x01U

◆ RESET_MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC0_POS

#define RESET_MEM_ECC_ERR1_CNT_FUNC_SAFE_MEM_ECC0_POS   0U

◆ RESET_MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC0_ADDR

#define RESET_MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC0_ADDR   0x3016U

◆ RESET_MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC0_MASK

#define RESET_MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC0_MASK   0x02U

◆ RESET_MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC0_POS

#define RESET_MEM_ECC_ERR2_CNT_FUNC_SAFE_MEM_ECC0_POS   1U

◆ RESET_MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_ADDR

#define RESET_MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_ADDR   0x3009U

◆ RESET_MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_MASK

#define RESET_MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_MASK   0x02U

◆ RESET_MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_POS

#define RESET_MSGCNTR_ERR_CNT_FUNC_SAFE_I2C_UART_CRC1_POS   1U

◆ RESET_MSGCNTR_FUNC_SAFE_I2C_UART_CRC0_ADDR

#define RESET_MSGCNTR_FUNC_SAFE_I2C_UART_CRC0_ADDR   0x3008U

◆ RESET_MSGCNTR_FUNC_SAFE_I2C_UART_CRC0_MASK

#define RESET_MSGCNTR_FUNC_SAFE_I2C_UART_CRC0_MASK   0x01U

◆ RESET_MSGCNTR_FUNC_SAFE_I2C_UART_CRC0_POS

#define RESET_MSGCNTR_FUNC_SAFE_I2C_UART_CRC0_POS   0U

◆ RESET_ONESHOT_B_TCTRL_CTRL2_ADDR

#define RESET_ONESHOT_B_TCTRL_CTRL2_ADDR   0x12U

◆ RESET_ONESHOT_B_TCTRL_CTRL2_MASK

#define RESET_ONESHOT_B_TCTRL_CTRL2_MASK   0x20U

◆ RESET_ONESHOT_B_TCTRL_CTRL2_POS

#define RESET_ONESHOT_B_TCTRL_CTRL2_POS   5U

◆ RESET_ONESHOT_TCTRL_CTRL0_ADDR

#define RESET_ONESHOT_TCTRL_CTRL0_ADDR   0x10U

◆ RESET_ONESHOT_TCTRL_CTRL0_MASK

#define RESET_ONESHOT_TCTRL_CTRL0_MASK   0x20U

◆ RESET_ONESHOT_TCTRL_CTRL0_POS

#define RESET_ONESHOT_TCTRL_CTRL0_POS   5U

◆ RLMS_A_RLMS18_ADDR

#define RLMS_A_RLMS18_ADDR   0x1418U

◆ RLMS_A_RLMS18_DEFAULT

#define RLMS_A_RLMS18_DEFAULT   0x0FU

◆ RLMS_A_RLMS1F_ADDR

#define RLMS_A_RLMS1F_ADDR   0x141FU

◆ RLMS_A_RLMS1F_DEFAULT

#define RLMS_A_RLMS1F_DEFAULT   0xA7U

◆ RLMS_A_RLMS21_ADDR

#define RLMS_A_RLMS21_ADDR   0x1421U

◆ RLMS_A_RLMS21_DEFAULT

#define RLMS_A_RLMS21_DEFAULT   0x04U

◆ RLMS_A_RLMS23_ADDR

#define RLMS_A_RLMS23_ADDR   0x1423U

◆ RLMS_A_RLMS23_DEFAULT

#define RLMS_A_RLMS23_DEFAULT   0x45U

◆ RLMS_A_RLMS31_ADDR

#define RLMS_A_RLMS31_ADDR   0x1431U

◆ RLMS_A_RLMS31_DEFAULT

#define RLMS_A_RLMS31_DEFAULT   0x18U

◆ RLMS_A_RLMS3_ADDR

#define RLMS_A_RLMS3_ADDR   0x1403U

◆ RLMS_A_RLMS3_DEFAULT

#define RLMS_A_RLMS3_DEFAULT   0x0AU

◆ RLMS_A_RLMS3E_ADDR

#define RLMS_A_RLMS3E_ADDR   0x143EU

◆ RLMS_A_RLMS3E_DEFAULT

#define RLMS_A_RLMS3E_DEFAULT   0x94U

◆ RLMS_A_RLMS3F_ADDR

#define RLMS_A_RLMS3F_ADDR   0x143FU

◆ RLMS_A_RLMS3F_DEFAULT

#define RLMS_A_RLMS3F_DEFAULT   0x54U

◆ RLMS_A_RLMS45_ADDR

#define RLMS_A_RLMS45_ADDR   0x1445U

◆ RLMS_A_RLMS45_DEFAULT

#define RLMS_A_RLMS45_DEFAULT   0xC8U

◆ RLMS_A_RLMS46_ADDR

#define RLMS_A_RLMS46_ADDR   0x1446U

◆ RLMS_A_RLMS46_DEFAULT

#define RLMS_A_RLMS46_DEFAULT   0xB3U

◆ RLMS_A_RLMS47_ADDR

#define RLMS_A_RLMS47_ADDR   0x1447U

◆ RLMS_A_RLMS47_DEFAULT

#define RLMS_A_RLMS47_DEFAULT   0x03U

◆ RLMS_A_RLMS49_ADDR

#define RLMS_A_RLMS49_ADDR   0x1449U

◆ RLMS_A_RLMS49_DEFAULT

#define RLMS_A_RLMS49_DEFAULT   0xF5U

◆ RLMS_A_RLMS4_ADDR

#define RLMS_A_RLMS4_ADDR   0x1404U

◆ RLMS_A_RLMS4_DEFAULT

#define RLMS_A_RLMS4_DEFAULT   0x4BU

◆ RLMS_A_RLMS5_ADDR

#define RLMS_A_RLMS5_ADDR   0x1405U

◆ RLMS_A_RLMS5_DEFAULT

#define RLMS_A_RLMS5_DEFAULT   0x10U

◆ RLMS_A_RLMS64_ADDR

#define RLMS_A_RLMS64_ADDR   0x1464U

◆ RLMS_A_RLMS64_DEFAULT

#define RLMS_A_RLMS64_DEFAULT   0x90U

◆ RLMS_A_RLMS6_ADDR

#define RLMS_A_RLMS6_ADDR   0x1406U

◆ RLMS_A_RLMS6_DEFAULT

#define RLMS_A_RLMS6_DEFAULT   0x80U

◆ RLMS_A_RLMS70_ADDR

#define RLMS_A_RLMS70_ADDR   0x1470U

◆ RLMS_A_RLMS70_DEFAULT

#define RLMS_A_RLMS70_DEFAULT   0x01U

◆ RLMS_A_RLMS71_ADDR

#define RLMS_A_RLMS71_ADDR   0x1471U

◆ RLMS_A_RLMS71_DEFAULT

#define RLMS_A_RLMS71_DEFAULT   0x02U

◆ RLMS_A_RLMS72_ADDR

#define RLMS_A_RLMS72_ADDR   0x1472U

◆ RLMS_A_RLMS72_DEFAULT

#define RLMS_A_RLMS72_DEFAULT   0xCFU

◆ RLMS_A_RLMS73_ADDR

#define RLMS_A_RLMS73_ADDR   0x1473U

◆ RLMS_A_RLMS73_DEFAULT

#define RLMS_A_RLMS73_DEFAULT   0x00U

◆ RLMS_A_RLMS74_ADDR

#define RLMS_A_RLMS74_ADDR   0x1474U

◆ RLMS_A_RLMS74_DEFAULT

#define RLMS_A_RLMS74_DEFAULT   0x00U

◆ RLMS_A_RLMS75_ADDR

#define RLMS_A_RLMS75_ADDR   0x1475U

◆ RLMS_A_RLMS75_DEFAULT

#define RLMS_A_RLMS75_DEFAULT   0x00U

◆ RLMS_A_RLMS7_ADDR

#define RLMS_A_RLMS7_ADDR   0x1407U

◆ RLMS_A_RLMS7_DEFAULT

#define RLMS_A_RLMS7_DEFAULT   0x00U

◆ RLMS_A_RLMS8C_ADDR

#define RLMS_A_RLMS8C_ADDR   0x148CU

◆ RLMS_A_RLMS8C_DEFAULT

#define RLMS_A_RLMS8C_DEFAULT   0x00U

◆ RLMS_A_RLMS95_ADDR

#define RLMS_A_RLMS95_ADDR   0x1495U

◆ RLMS_A_RLMS95_DEFAULT

#define RLMS_A_RLMS95_DEFAULT   0x69U

◆ RLMS_A_RLMS98_ADDR

#define RLMS_A_RLMS98_ADDR   0x1498U

◆ RLMS_A_RLMS98_DEFAULT

#define RLMS_A_RLMS98_DEFAULT   0x40U

◆ RLMS_A_RLMSA4_ADDR

#define RLMS_A_RLMSA4_ADDR   0x14A4U

◆ RLMS_A_RLMSA4_DEFAULT

#define RLMS_A_RLMSA4_DEFAULT   0xBDU

◆ RLMS_A_RLMSA5_ADDR

#define RLMS_A_RLMSA5_ADDR   0x14A5U

◆ RLMS_A_RLMSA5_DEFAULT

#define RLMS_A_RLMSA5_DEFAULT   0x50U

◆ RLMS_A_RLMSA7_ADDR

#define RLMS_A_RLMSA7_ADDR   0x14A7U

◆ RLMS_A_RLMSA7_DEFAULT

#define RLMS_A_RLMSA7_DEFAULT   0x01U

◆ RLMS_A_RLMSA8_ADDR

#define RLMS_A_RLMSA8_ADDR   0x14A8U

◆ RLMS_A_RLMSA8_DEFAULT

#define RLMS_A_RLMSA8_DEFAULT   0x00U

◆ RLMS_A_RLMSA9_ADDR

#define RLMS_A_RLMSA9_ADDR   0x14A9U

◆ RLMS_A_RLMSA9_DEFAULT

#define RLMS_A_RLMSA9_DEFAULT   0x00U

◆ RLMS_A_RLMSA_ADDR

#define RLMS_A_RLMSA_ADDR   0x140AU

◆ RLMS_A_RLMSA_DEFAULT

#define RLMS_A_RLMSA_DEFAULT   0x08U

◆ RLMS_A_RLMSAC_ADDR

#define RLMS_A_RLMSAC_ADDR   0x14ACU

◆ RLMS_A_RLMSAC_DEFAULT

#define RLMS_A_RLMSAC_DEFAULT   0xA0U

◆ RLMS_A_RLMSAD_ADDR

#define RLMS_A_RLMSAD_ADDR   0x14ADU

◆ RLMS_A_RLMSAD_DEFAULT

#define RLMS_A_RLMSAD_DEFAULT   0x60U

◆ RLMS_A_RLMSB_ADDR

#define RLMS_A_RLMSB_ADDR   0x140BU

◆ RLMS_A_RLMSB_DEFAULT

#define RLMS_A_RLMSB_DEFAULT   0x44U

◆ RLMS_B_RLMS18_ADDR

#define RLMS_B_RLMS18_ADDR   0x1518U

◆ RLMS_B_RLMS18_DEFAULT

#define RLMS_B_RLMS18_DEFAULT   0x0FU

◆ RLMS_B_RLMS1F_ADDR

#define RLMS_B_RLMS1F_ADDR   0x151FU

◆ RLMS_B_RLMS1F_DEFAULT

#define RLMS_B_RLMS1F_DEFAULT   0xA7U

◆ RLMS_B_RLMS21_ADDR

#define RLMS_B_RLMS21_ADDR   0x1521U

◆ RLMS_B_RLMS21_DEFAULT

#define RLMS_B_RLMS21_DEFAULT   0x04U

◆ RLMS_B_RLMS23_ADDR

#define RLMS_B_RLMS23_ADDR   0x1523U

◆ RLMS_B_RLMS23_DEFAULT

#define RLMS_B_RLMS23_DEFAULT   0x45U

◆ RLMS_B_RLMS31_ADDR

#define RLMS_B_RLMS31_ADDR   0x1531U

◆ RLMS_B_RLMS31_DEFAULT

#define RLMS_B_RLMS31_DEFAULT   0x18U

◆ RLMS_B_RLMS3_ADDR

#define RLMS_B_RLMS3_ADDR   0x1503U

◆ RLMS_B_RLMS3_DEFAULT

#define RLMS_B_RLMS3_DEFAULT   0x0AU

◆ RLMS_B_RLMS3E_ADDR

#define RLMS_B_RLMS3E_ADDR   0x153EU

◆ RLMS_B_RLMS3E_DEFAULT

#define RLMS_B_RLMS3E_DEFAULT   0x94U

◆ RLMS_B_RLMS3F_ADDR

#define RLMS_B_RLMS3F_ADDR   0x153FU

◆ RLMS_B_RLMS3F_DEFAULT

#define RLMS_B_RLMS3F_DEFAULT   0x54U

◆ RLMS_B_RLMS45_ADDR

#define RLMS_B_RLMS45_ADDR   0x1545U

◆ RLMS_B_RLMS45_DEFAULT

#define RLMS_B_RLMS45_DEFAULT   0xC8U

◆ RLMS_B_RLMS46_ADDR

#define RLMS_B_RLMS46_ADDR   0x1546U

◆ RLMS_B_RLMS46_DEFAULT

#define RLMS_B_RLMS46_DEFAULT   0xB3U

◆ RLMS_B_RLMS47_ADDR

#define RLMS_B_RLMS47_ADDR   0x1547U

◆ RLMS_B_RLMS47_DEFAULT

#define RLMS_B_RLMS47_DEFAULT   0x03U

◆ RLMS_B_RLMS49_ADDR

#define RLMS_B_RLMS49_ADDR   0x1549U

◆ RLMS_B_RLMS49_DEFAULT

#define RLMS_B_RLMS49_DEFAULT   0xF5U

◆ RLMS_B_RLMS4_ADDR

#define RLMS_B_RLMS4_ADDR   0x1504U

◆ RLMS_B_RLMS4_DEFAULT

#define RLMS_B_RLMS4_DEFAULT   0x4BU

◆ RLMS_B_RLMS5_ADDR

#define RLMS_B_RLMS5_ADDR   0x1505U

◆ RLMS_B_RLMS5_DEFAULT

#define RLMS_B_RLMS5_DEFAULT   0x10U

◆ RLMS_B_RLMS64_ADDR

#define RLMS_B_RLMS64_ADDR   0x1564U

◆ RLMS_B_RLMS64_DEFAULT

#define RLMS_B_RLMS64_DEFAULT   0x90U

◆ RLMS_B_RLMS6_ADDR

#define RLMS_B_RLMS6_ADDR   0x1506U

◆ RLMS_B_RLMS6_DEFAULT

#define RLMS_B_RLMS6_DEFAULT   0x80U

◆ RLMS_B_RLMS70_ADDR

#define RLMS_B_RLMS70_ADDR   0x1570U

◆ RLMS_B_RLMS70_DEFAULT

#define RLMS_B_RLMS70_DEFAULT   0x01U

◆ RLMS_B_RLMS71_ADDR

#define RLMS_B_RLMS71_ADDR   0x1571U

◆ RLMS_B_RLMS71_DEFAULT

#define RLMS_B_RLMS71_DEFAULT   0x02U

◆ RLMS_B_RLMS72_ADDR

#define RLMS_B_RLMS72_ADDR   0x1572U

◆ RLMS_B_RLMS72_DEFAULT

#define RLMS_B_RLMS72_DEFAULT   0xCFU

◆ RLMS_B_RLMS73_ADDR

#define RLMS_B_RLMS73_ADDR   0x1573U

◆ RLMS_B_RLMS73_DEFAULT

#define RLMS_B_RLMS73_DEFAULT   0x00U

◆ RLMS_B_RLMS74_ADDR

#define RLMS_B_RLMS74_ADDR   0x1574U

◆ RLMS_B_RLMS74_DEFAULT

#define RLMS_B_RLMS74_DEFAULT   0x00U

◆ RLMS_B_RLMS75_ADDR

#define RLMS_B_RLMS75_ADDR   0x1575U

◆ RLMS_B_RLMS75_DEFAULT

#define RLMS_B_RLMS75_DEFAULT   0x00U

◆ RLMS_B_RLMS7_ADDR

#define RLMS_B_RLMS7_ADDR   0x1507U

◆ RLMS_B_RLMS7_DEFAULT

#define RLMS_B_RLMS7_DEFAULT   0x00U

◆ RLMS_B_RLMS8C_ADDR

#define RLMS_B_RLMS8C_ADDR   0x158CU

◆ RLMS_B_RLMS8C_DEFAULT

#define RLMS_B_RLMS8C_DEFAULT   0x00U

◆ RLMS_B_RLMS95_ADDR

#define RLMS_B_RLMS95_ADDR   0x1595U

◆ RLMS_B_RLMS95_DEFAULT

#define RLMS_B_RLMS95_DEFAULT   0x69U

◆ RLMS_B_RLMS98_ADDR

#define RLMS_B_RLMS98_ADDR   0x1598U

◆ RLMS_B_RLMS98_DEFAULT

#define RLMS_B_RLMS98_DEFAULT   0x40U

◆ RLMS_B_RLMSA4_ADDR

#define RLMS_B_RLMSA4_ADDR   0x15A4U

◆ RLMS_B_RLMSA4_DEFAULT

#define RLMS_B_RLMSA4_DEFAULT   0xBDU

◆ RLMS_B_RLMSA5_ADDR

#define RLMS_B_RLMSA5_ADDR   0x15A5U

◆ RLMS_B_RLMSA5_DEFAULT

#define RLMS_B_RLMSA5_DEFAULT   0x50U

◆ RLMS_B_RLMSA7_ADDR

#define RLMS_B_RLMSA7_ADDR   0x15A7U

◆ RLMS_B_RLMSA7_DEFAULT

#define RLMS_B_RLMSA7_DEFAULT   0x01U

◆ RLMS_B_RLMSA8_ADDR

#define RLMS_B_RLMSA8_ADDR   0x15A8U

◆ RLMS_B_RLMSA8_DEFAULT

#define RLMS_B_RLMSA8_DEFAULT   0x00U

◆ RLMS_B_RLMSA9_ADDR

#define RLMS_B_RLMSA9_ADDR   0x15A9U

◆ RLMS_B_RLMSA9_DEFAULT

#define RLMS_B_RLMSA9_DEFAULT   0x00U

◆ RLMS_B_RLMSA_ADDR

#define RLMS_B_RLMSA_ADDR   0x150AU

◆ RLMS_B_RLMSA_DEFAULT

#define RLMS_B_RLMSA_DEFAULT   0x08U

◆ RLMS_B_RLMSAC_ADDR

#define RLMS_B_RLMSAC_ADDR   0x15ACU

◆ RLMS_B_RLMSAC_DEFAULT

#define RLMS_B_RLMSAC_DEFAULT   0xA0U

◆ RLMS_B_RLMSAD_ADDR

#define RLMS_B_RLMSAD_ADDR   0x15ADU

◆ RLMS_B_RLMSAD_DEFAULT

#define RLMS_B_RLMSAD_DEFAULT   0x60U

◆ RLMS_B_RLMSB_ADDR

#define RLMS_B_RLMSB_ADDR   0x150BU

◆ RLMS_B_RLMSB_DEFAULT

#define RLMS_B_RLMSB_DEFAULT   0x44U

◆ RO_ALT_SPI_SPI_7_ADDR

#define RO_ALT_SPI_SPI_7_ADDR   0x177U

◆ RO_ALT_SPI_SPI_7_MASK

#define RO_ALT_SPI_SPI_7_MASK   0x20U

◆ RO_ALT_SPI_SPI_7_POS

#define RO_ALT_SPI_SPI_7_POS   5U

◆ RST_MIPITX_LOC_MIPI_PHY_MIPI_PHY15_ADDR

#define RST_MIPITX_LOC_MIPI_PHY_MIPI_PHY15_ADDR   0x33FU

◆ RST_MIPITX_LOC_MIPI_PHY_MIPI_PHY15_MASK

#define RST_MIPITX_LOC_MIPI_PHY_MIPI_PHY15_MASK   0x0FU

◆ RST_MIPITX_LOC_MIPI_PHY_MIPI_PHY15_POS

#define RST_MIPITX_LOC_MIPI_PHY_MIPI_PHY15_POS   0U

◆ RT_CNT_B_CFGC_B_CC_ARQ2_ADDR

#define RT_CNT_B_CFGC_B_CC_ARQ2_ADDR   0x5077U

◆ RT_CNT_B_CFGC_B_CC_ARQ2_MASK

#define RT_CNT_B_CFGC_B_CC_ARQ2_MASK   0x7FU

◆ RT_CNT_B_CFGC_B_CC_ARQ2_POS

#define RT_CNT_B_CFGC_B_CC_ARQ2_POS   0U

◆ RT_CNT_B_CFGC_B_IIC_X_ARQ2_ADDR

#define RT_CNT_B_CFGC_B_IIC_X_ARQ2_ADDR   0x5087U

◆ RT_CNT_B_CFGC_B_IIC_X_ARQ2_MASK

#define RT_CNT_B_CFGC_B_IIC_X_ARQ2_MASK   0x7FU

◆ RT_CNT_B_CFGC_B_IIC_X_ARQ2_POS

#define RT_CNT_B_CFGC_B_IIC_X_ARQ2_POS   0U

◆ RT_CNT_B_CFGC_B_IIC_Y_ARQ2_ADDR

#define RT_CNT_B_CFGC_B_IIC_Y_ARQ2_ADDR   0x508FU

◆ RT_CNT_B_CFGC_B_IIC_Y_ARQ2_MASK

#define RT_CNT_B_CFGC_B_IIC_Y_ARQ2_MASK   0x7FU

◆ RT_CNT_B_CFGC_B_IIC_Y_ARQ2_POS

#define RT_CNT_B_CFGC_B_IIC_Y_ARQ2_POS   0U

◆ RT_CNT_B_CFGL_B_GPIO_ARQ2_ADDR

#define RT_CNT_B_CFGL_B_GPIO_ARQ2_ADDR   0x507FU

◆ RT_CNT_B_CFGL_B_GPIO_ARQ2_MASK

#define RT_CNT_B_CFGL_B_GPIO_ARQ2_MASK   0x7FU

◆ RT_CNT_B_CFGL_B_GPIO_ARQ2_POS

#define RT_CNT_B_CFGL_B_GPIO_ARQ2_POS   0U

◆ RT_CNT_CFGC_CC_ARQ2_ADDR

#define RT_CNT_CFGC_CC_ARQ2_ADDR   0x77U

◆ RT_CNT_CFGC_CC_ARQ2_MASK

#define RT_CNT_CFGC_CC_ARQ2_MASK   0x7FU

◆ RT_CNT_CFGC_CC_ARQ2_POS

#define RT_CNT_CFGC_CC_ARQ2_POS   0U

◆ RT_CNT_CFGC_IIC_X_ARQ2_ADDR

#define RT_CNT_CFGC_IIC_X_ARQ2_ADDR   0x87U

◆ RT_CNT_CFGC_IIC_X_ARQ2_MASK

#define RT_CNT_CFGC_IIC_X_ARQ2_MASK   0x7FU

◆ RT_CNT_CFGC_IIC_X_ARQ2_POS

#define RT_CNT_CFGC_IIC_X_ARQ2_POS   0U

◆ RT_CNT_CFGC_IIC_Y_ARQ2_ADDR

#define RT_CNT_CFGC_IIC_Y_ARQ2_ADDR   0x8FU

◆ RT_CNT_CFGC_IIC_Y_ARQ2_MASK

#define RT_CNT_CFGC_IIC_Y_ARQ2_MASK   0x7FU

◆ RT_CNT_CFGC_IIC_Y_ARQ2_POS

#define RT_CNT_CFGC_IIC_Y_ARQ2_POS   0U

◆ RT_CNT_CFGL_GPIO_ARQ2_ADDR

#define RT_CNT_CFGL_GPIO_ARQ2_ADDR   0x7FU

◆ RT_CNT_CFGL_GPIO_ARQ2_MASK

#define RT_CNT_CFGL_GPIO_ARQ2_MASK   0x7FU

◆ RT_CNT_CFGL_GPIO_ARQ2_POS

#define RT_CNT_CFGL_GPIO_ARQ2_POS   0U

◆ RT_CNT_CFGL_SPI_ARQ2_ADDR

#define RT_CNT_CFGL_SPI_ARQ2_ADDR   0x6FU

◆ RT_CNT_CFGL_SPI_ARQ2_MASK

#define RT_CNT_CFGL_SPI_ARQ2_MASK   0x7FU

◆ RT_CNT_CFGL_SPI_ARQ2_POS

#define RT_CNT_CFGL_SPI_ARQ2_POS   0U

◆ RT_CNT_FLAG_B_TCTRL_EXT_INTR11_ADDR

#define RT_CNT_FLAG_B_TCTRL_EXT_INTR11_ADDR   0x5011U

◆ RT_CNT_FLAG_B_TCTRL_EXT_INTR11_MASK

#define RT_CNT_FLAG_B_TCTRL_EXT_INTR11_MASK   0x04U

◆ RT_CNT_FLAG_B_TCTRL_EXT_INTR11_POS

#define RT_CNT_FLAG_B_TCTRL_EXT_INTR11_POS   2U

◆ RT_CNT_FLAG_TCTRL_INTR5_ADDR

#define RT_CNT_FLAG_TCTRL_INTR5_ADDR   0x1DU

◆ RT_CNT_FLAG_TCTRL_INTR5_MASK

#define RT_CNT_FLAG_TCTRL_INTR5_MASK   0x04U

◆ RT_CNT_FLAG_TCTRL_INTR5_POS

#define RT_CNT_FLAG_TCTRL_INTR5_POS   2U

◆ RT_CNT_OEN_B_CFGC_B_CC_ARQ1_ADDR

#define RT_CNT_OEN_B_CFGC_B_CC_ARQ1_ADDR   0x5076U

◆ RT_CNT_OEN_B_CFGC_B_CC_ARQ1_MASK

#define RT_CNT_OEN_B_CFGC_B_CC_ARQ1_MASK   0x01U

◆ RT_CNT_OEN_B_CFGC_B_CC_ARQ1_POS

#define RT_CNT_OEN_B_CFGC_B_CC_ARQ1_POS   0U

◆ RT_CNT_OEN_B_CFGC_B_IIC_X_ARQ1_ADDR

#define RT_CNT_OEN_B_CFGC_B_IIC_X_ARQ1_ADDR   0x5086U

◆ RT_CNT_OEN_B_CFGC_B_IIC_X_ARQ1_MASK

#define RT_CNT_OEN_B_CFGC_B_IIC_X_ARQ1_MASK   0x01U

◆ RT_CNT_OEN_B_CFGC_B_IIC_X_ARQ1_POS

#define RT_CNT_OEN_B_CFGC_B_IIC_X_ARQ1_POS   0U

◆ RT_CNT_OEN_B_CFGC_B_IIC_Y_ARQ1_ADDR

#define RT_CNT_OEN_B_CFGC_B_IIC_Y_ARQ1_ADDR   0x508EU

◆ RT_CNT_OEN_B_CFGC_B_IIC_Y_ARQ1_MASK

#define RT_CNT_OEN_B_CFGC_B_IIC_Y_ARQ1_MASK   0x01U

◆ RT_CNT_OEN_B_CFGC_B_IIC_Y_ARQ1_POS

#define RT_CNT_OEN_B_CFGC_B_IIC_Y_ARQ1_POS   0U

◆ RT_CNT_OEN_B_CFGL_B_GPIO_ARQ1_ADDR

#define RT_CNT_OEN_B_CFGL_B_GPIO_ARQ1_ADDR   0x507EU

◆ RT_CNT_OEN_B_CFGL_B_GPIO_ARQ1_MASK

#define RT_CNT_OEN_B_CFGL_B_GPIO_ARQ1_MASK   0x01U

◆ RT_CNT_OEN_B_CFGL_B_GPIO_ARQ1_POS

#define RT_CNT_OEN_B_CFGL_B_GPIO_ARQ1_POS   0U

◆ RT_CNT_OEN_B_TCTRL_EXT_INTR10_ADDR

#define RT_CNT_OEN_B_TCTRL_EXT_INTR10_ADDR   0x5010U

◆ RT_CNT_OEN_B_TCTRL_EXT_INTR10_MASK

#define RT_CNT_OEN_B_TCTRL_EXT_INTR10_MASK   0x04U

◆ RT_CNT_OEN_B_TCTRL_EXT_INTR10_POS

#define RT_CNT_OEN_B_TCTRL_EXT_INTR10_POS   2U

◆ RT_CNT_OEN_CFGC_CC_ARQ1_ADDR

#define RT_CNT_OEN_CFGC_CC_ARQ1_ADDR   0x76U

◆ RT_CNT_OEN_CFGC_CC_ARQ1_MASK

#define RT_CNT_OEN_CFGC_CC_ARQ1_MASK   0x01U

◆ RT_CNT_OEN_CFGC_CC_ARQ1_POS

#define RT_CNT_OEN_CFGC_CC_ARQ1_POS   0U

◆ RT_CNT_OEN_CFGC_IIC_X_ARQ1_ADDR

#define RT_CNT_OEN_CFGC_IIC_X_ARQ1_ADDR   0x86U

◆ RT_CNT_OEN_CFGC_IIC_X_ARQ1_MASK

#define RT_CNT_OEN_CFGC_IIC_X_ARQ1_MASK   0x01U

◆ RT_CNT_OEN_CFGC_IIC_X_ARQ1_POS

#define RT_CNT_OEN_CFGC_IIC_X_ARQ1_POS   0U

◆ RT_CNT_OEN_CFGC_IIC_Y_ARQ1_ADDR

#define RT_CNT_OEN_CFGC_IIC_Y_ARQ1_ADDR   0x8EU

◆ RT_CNT_OEN_CFGC_IIC_Y_ARQ1_MASK

#define RT_CNT_OEN_CFGC_IIC_Y_ARQ1_MASK   0x01U

◆ RT_CNT_OEN_CFGC_IIC_Y_ARQ1_POS

#define RT_CNT_OEN_CFGC_IIC_Y_ARQ1_POS   0U

◆ RT_CNT_OEN_CFGL_GPIO_ARQ1_ADDR

#define RT_CNT_OEN_CFGL_GPIO_ARQ1_ADDR   0x7EU

◆ RT_CNT_OEN_CFGL_GPIO_ARQ1_MASK

#define RT_CNT_OEN_CFGL_GPIO_ARQ1_MASK   0x01U

◆ RT_CNT_OEN_CFGL_GPIO_ARQ1_POS

#define RT_CNT_OEN_CFGL_GPIO_ARQ1_POS   0U

◆ RT_CNT_OEN_CFGL_SPI_ARQ1_ADDR

#define RT_CNT_OEN_CFGL_SPI_ARQ1_ADDR   0x6EU

◆ RT_CNT_OEN_CFGL_SPI_ARQ1_MASK

#define RT_CNT_OEN_CFGL_SPI_ARQ1_MASK   0x01U

◆ RT_CNT_OEN_CFGL_SPI_ARQ1_POS

#define RT_CNT_OEN_CFGL_SPI_ARQ1_POS   0U

◆ RT_CNT_OEN_TCTRL_INTR4_ADDR

#define RT_CNT_OEN_TCTRL_INTR4_ADDR   0x1CU

◆ RT_CNT_OEN_TCTRL_INTR4_MASK

#define RT_CNT_OEN_TCTRL_INTR4_MASK   0x04U

◆ RT_CNT_OEN_TCTRL_INTR4_POS

#define RT_CNT_OEN_TCTRL_INTR4_POS   2U

◆ RTTN_CRC_ERR_OEN_TCTRL_EXT_INTR10_ADDR

#define RTTN_CRC_ERR_OEN_TCTRL_EXT_INTR10_ADDR   0x5010U

◆ RTTN_CRC_ERR_OEN_TCTRL_EXT_INTR10_MASK

#define RTTN_CRC_ERR_OEN_TCTRL_EXT_INTR10_MASK   0x80U

◆ RTTN_CRC_ERR_OEN_TCTRL_EXT_INTR10_POS

#define RTTN_CRC_ERR_OEN_TCTRL_EXT_INTR10_POS   7U

◆ RTTN_CRC_INT_TCTRL_EXT_INTR11_ADDR

#define RTTN_CRC_INT_TCTRL_EXT_INTR11_ADDR   0x5011U

◆ RTTN_CRC_INT_TCTRL_EXT_INTR11_MASK

#define RTTN_CRC_INT_TCTRL_EXT_INTR11_MASK   0x80U

◆ RTTN_CRC_INT_TCTRL_EXT_INTR11_POS

#define RTTN_CRC_INT_TCTRL_EXT_INTR11_POS   7U

◆ RWN_IO_EN_SPI_SPI_6_ADDR

#define RWN_IO_EN_SPI_SPI_6_ADDR   0x176U

◆ RWN_IO_EN_SPI_SPI_6_MASK

#define RWN_IO_EN_SPI_SPI_6_MASK   0x01U

◆ RWN_IO_EN_SPI_SPI_6_POS

#define RWN_IO_EN_SPI_SPI_6_POS   0U

◆ RX_CRC_EN_B_CFGC_B_CC_TR0_ADDR

#define RX_CRC_EN_B_CFGC_B_CC_TR0_ADDR   0x5070U

◆ RX_CRC_EN_B_CFGC_B_CC_TR0_MASK

#define RX_CRC_EN_B_CFGC_B_CC_TR0_MASK   0x40U

◆ RX_CRC_EN_B_CFGC_B_CC_TR0_POS

#define RX_CRC_EN_B_CFGC_B_CC_TR0_POS   6U

◆ RX_CRC_EN_B_CFGC_B_IIC_X_TR0_ADDR

#define RX_CRC_EN_B_CFGC_B_IIC_X_TR0_ADDR   0x5080U

◆ RX_CRC_EN_B_CFGC_B_IIC_X_TR0_MASK

#define RX_CRC_EN_B_CFGC_B_IIC_X_TR0_MASK   0x40U

◆ RX_CRC_EN_B_CFGC_B_IIC_X_TR0_POS

#define RX_CRC_EN_B_CFGC_B_IIC_X_TR0_POS   6U

◆ RX_CRC_EN_B_CFGC_B_IIC_Y_TR0_ADDR

#define RX_CRC_EN_B_CFGC_B_IIC_Y_TR0_ADDR   0x5088U

◆ RX_CRC_EN_B_CFGC_B_IIC_Y_TR0_MASK

#define RX_CRC_EN_B_CFGC_B_IIC_Y_TR0_MASK   0x40U

◆ RX_CRC_EN_B_CFGC_B_IIC_Y_TR0_POS

#define RX_CRC_EN_B_CFGC_B_IIC_Y_TR0_POS   6U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_U_RX0_ADDR

#define RX_CRC_EN_B_CFGH_B_VIDEO_U_RX0_ADDR   0x5053U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_U_RX0_MASK

#define RX_CRC_EN_B_CFGH_B_VIDEO_U_RX0_MASK   0x80U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_U_RX0_POS

#define RX_CRC_EN_B_CFGH_B_VIDEO_U_RX0_POS   7U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_X_RX0_ADDR

#define RX_CRC_EN_B_CFGH_B_VIDEO_X_RX0_ADDR   0x5050U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_X_RX0_MASK

#define RX_CRC_EN_B_CFGH_B_VIDEO_X_RX0_MASK   0x80U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_X_RX0_POS

#define RX_CRC_EN_B_CFGH_B_VIDEO_X_RX0_POS   7U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_Y_RX0_ADDR

#define RX_CRC_EN_B_CFGH_B_VIDEO_Y_RX0_ADDR   0x5051U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_Y_RX0_MASK

#define RX_CRC_EN_B_CFGH_B_VIDEO_Y_RX0_MASK   0x80U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_Y_RX0_POS

#define RX_CRC_EN_B_CFGH_B_VIDEO_Y_RX0_POS   7U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_Z_RX0_ADDR

#define RX_CRC_EN_B_CFGH_B_VIDEO_Z_RX0_ADDR   0x5052U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_Z_RX0_MASK

#define RX_CRC_EN_B_CFGH_B_VIDEO_Z_RX0_MASK   0x80U

◆ RX_CRC_EN_B_CFGH_B_VIDEO_Z_RX0_POS

#define RX_CRC_EN_B_CFGH_B_VIDEO_Z_RX0_POS   7U

◆ RX_CRC_EN_B_CFGI_B_INFOFR_TR0_ADDR

#define RX_CRC_EN_B_CFGI_B_INFOFR_TR0_ADDR   0x5060U

◆ RX_CRC_EN_B_CFGI_B_INFOFR_TR0_MASK

#define RX_CRC_EN_B_CFGI_B_INFOFR_TR0_MASK   0x40U

◆ RX_CRC_EN_B_CFGI_B_INFOFR_TR0_POS

#define RX_CRC_EN_B_CFGI_B_INFOFR_TR0_POS   6U

◆ RX_CRC_EN_B_CFGL_B_GPIO_TR0_ADDR

#define RX_CRC_EN_B_CFGL_B_GPIO_TR0_ADDR   0x5078U

◆ RX_CRC_EN_B_CFGL_B_GPIO_TR0_MASK

#define RX_CRC_EN_B_CFGL_B_GPIO_TR0_MASK   0x40U

◆ RX_CRC_EN_B_CFGL_B_GPIO_TR0_POS

#define RX_CRC_EN_B_CFGL_B_GPIO_TR0_POS   6U

◆ RX_CRC_EN_CFGC_CC_TR0_ADDR

#define RX_CRC_EN_CFGC_CC_TR0_ADDR   0x70U

◆ RX_CRC_EN_CFGC_CC_TR0_MASK

#define RX_CRC_EN_CFGC_CC_TR0_MASK   0x40U

◆ RX_CRC_EN_CFGC_CC_TR0_POS

#define RX_CRC_EN_CFGC_CC_TR0_POS   6U

◆ RX_CRC_EN_CFGC_IIC_X_TR0_ADDR

#define RX_CRC_EN_CFGC_IIC_X_TR0_ADDR   0x80U

◆ RX_CRC_EN_CFGC_IIC_X_TR0_MASK

#define RX_CRC_EN_CFGC_IIC_X_TR0_MASK   0x40U

◆ RX_CRC_EN_CFGC_IIC_X_TR0_POS

#define RX_CRC_EN_CFGC_IIC_X_TR0_POS   6U

◆ RX_CRC_EN_CFGC_IIC_Y_TR0_ADDR

#define RX_CRC_EN_CFGC_IIC_Y_TR0_ADDR   0x88U

◆ RX_CRC_EN_CFGC_IIC_Y_TR0_MASK

#define RX_CRC_EN_CFGC_IIC_Y_TR0_MASK   0x40U

◆ RX_CRC_EN_CFGC_IIC_Y_TR0_POS

#define RX_CRC_EN_CFGC_IIC_Y_TR0_POS   6U

◆ RX_CRC_EN_CFGH_VIDEO_U_RX0_ADDR

#define RX_CRC_EN_CFGH_VIDEO_U_RX0_ADDR   0x53U

◆ RX_CRC_EN_CFGH_VIDEO_U_RX0_MASK

#define RX_CRC_EN_CFGH_VIDEO_U_RX0_MASK   0x80U

◆ RX_CRC_EN_CFGH_VIDEO_U_RX0_POS

#define RX_CRC_EN_CFGH_VIDEO_U_RX0_POS   7U

◆ RX_CRC_EN_CFGH_VIDEO_X_RX0_ADDR

#define RX_CRC_EN_CFGH_VIDEO_X_RX0_ADDR   0x50U

◆ RX_CRC_EN_CFGH_VIDEO_X_RX0_MASK

#define RX_CRC_EN_CFGH_VIDEO_X_RX0_MASK   0x80U

◆ RX_CRC_EN_CFGH_VIDEO_X_RX0_POS

#define RX_CRC_EN_CFGH_VIDEO_X_RX0_POS   7U

◆ RX_CRC_EN_CFGH_VIDEO_Y_RX0_ADDR

#define RX_CRC_EN_CFGH_VIDEO_Y_RX0_ADDR   0x51U

◆ RX_CRC_EN_CFGH_VIDEO_Y_RX0_MASK

#define RX_CRC_EN_CFGH_VIDEO_Y_RX0_MASK   0x80U

◆ RX_CRC_EN_CFGH_VIDEO_Y_RX0_POS

#define RX_CRC_EN_CFGH_VIDEO_Y_RX0_POS   7U

◆ RX_CRC_EN_CFGH_VIDEO_Z_RX0_ADDR

#define RX_CRC_EN_CFGH_VIDEO_Z_RX0_ADDR   0x52U

◆ RX_CRC_EN_CFGH_VIDEO_Z_RX0_MASK

#define RX_CRC_EN_CFGH_VIDEO_Z_RX0_MASK   0x80U

◆ RX_CRC_EN_CFGH_VIDEO_Z_RX0_POS

#define RX_CRC_EN_CFGH_VIDEO_Z_RX0_POS   7U

◆ RX_CRC_EN_CFGI_INFOFR_TR0_ADDR

#define RX_CRC_EN_CFGI_INFOFR_TR0_ADDR   0x60U

◆ RX_CRC_EN_CFGI_INFOFR_TR0_MASK

#define RX_CRC_EN_CFGI_INFOFR_TR0_MASK   0x40U

◆ RX_CRC_EN_CFGI_INFOFR_TR0_POS

#define RX_CRC_EN_CFGI_INFOFR_TR0_POS   6U

◆ RX_CRC_EN_CFGL_GPIO_TR0_ADDR

#define RX_CRC_EN_CFGL_GPIO_TR0_ADDR   0x78U

◆ RX_CRC_EN_CFGL_GPIO_TR0_MASK

#define RX_CRC_EN_CFGL_GPIO_TR0_MASK   0x40U

◆ RX_CRC_EN_CFGL_GPIO_TR0_POS

#define RX_CRC_EN_CFGL_GPIO_TR0_POS   6U

◆ RX_CRC_EN_CFGL_SPI_TR0_ADDR

#define RX_CRC_EN_CFGL_SPI_TR0_ADDR   0x68U

◆ RX_CRC_EN_CFGL_SPI_TR0_MASK

#define RX_CRC_EN_CFGL_SPI_TR0_MASK   0x40U

◆ RX_CRC_EN_CFGL_SPI_TR0_POS

#define RX_CRC_EN_CFGL_SPI_TR0_POS   6U

◆ RX_FEC_ACTIVE_GMSL_B_TX3_ADDR

#define RX_FEC_ACTIVE_GMSL_B_TX3_ADDR   0x502BU

◆ RX_FEC_ACTIVE_GMSL_B_TX3_MASK

#define RX_FEC_ACTIVE_GMSL_B_TX3_MASK   0x20U

◆ RX_FEC_ACTIVE_GMSL_B_TX3_POS

#define RX_FEC_ACTIVE_GMSL_B_TX3_POS   5U

◆ RX_FEC_ACTIVE_GMSL_TX3_ADDR

#define RX_FEC_ACTIVE_GMSL_TX3_ADDR   0x2BU

◆ RX_FEC_ACTIVE_GMSL_TX3_MASK

#define RX_FEC_ACTIVE_GMSL_TX3_MASK   0x20U

◆ RX_FEC_ACTIVE_GMSL_TX3_POS

#define RX_FEC_ACTIVE_GMSL_TX3_POS   5U

◆ RX_FEC_EN_GMSL_B_TX0_ADDR

#define RX_FEC_EN_GMSL_B_TX0_ADDR   0x5028U

◆ RX_FEC_EN_GMSL_B_TX0_MASK

#define RX_FEC_EN_GMSL_B_TX0_MASK   0x02U

◆ RX_FEC_EN_GMSL_B_TX0_POS

#define RX_FEC_EN_GMSL_B_TX0_POS   1U

◆ RX_FEC_EN_GMSL_TX0_ADDR

#define RX_FEC_EN_GMSL_TX0_ADDR   0x28U

◆ RX_FEC_EN_GMSL_TX0_MASK

#define RX_FEC_EN_GMSL_TX0_MASK   0x02U

◆ RX_FEC_EN_GMSL_TX0_POS

#define RX_FEC_EN_GMSL_TX0_POS   1U

◆ RX_RATE_B_DEV_REG4_ADDR

#define RX_RATE_B_DEV_REG4_ADDR   0x04U

◆ RX_RATE_B_DEV_REG4_MASK

#define RX_RATE_B_DEV_REG4_MASK   0x03U

◆ RX_RATE_B_DEV_REG4_POS

#define RX_RATE_B_DEV_REG4_POS   0U

◆ RX_RATE_DEV_REG1_ADDR

#define RX_RATE_DEV_REG1_ADDR   0x01U

◆ RX_RATE_DEV_REG1_MASK

#define RX_RATE_DEV_REG1_MASK   0x03U

◆ RX_RATE_DEV_REG1_POS

#define RX_RATE_DEV_REG1_POS   0U

◆ RX_SRC_SEL_B_CFGC_B_CC_TR4_ADDR

#define RX_SRC_SEL_B_CFGC_B_CC_TR4_ADDR   0x5074U

◆ RX_SRC_SEL_B_CFGC_B_CC_TR4_MASK

#define RX_SRC_SEL_B_CFGC_B_CC_TR4_MASK   0xFFU

◆ RX_SRC_SEL_B_CFGC_B_CC_TR4_POS

#define RX_SRC_SEL_B_CFGC_B_CC_TR4_POS   0U

◆ RX_SRC_SEL_B_CFGC_B_IIC_X_TR4_ADDR

#define RX_SRC_SEL_B_CFGC_B_IIC_X_TR4_ADDR   0x5084U

◆ RX_SRC_SEL_B_CFGC_B_IIC_X_TR4_MASK

#define RX_SRC_SEL_B_CFGC_B_IIC_X_TR4_MASK   0xFFU

◆ RX_SRC_SEL_B_CFGC_B_IIC_X_TR4_POS

#define RX_SRC_SEL_B_CFGC_B_IIC_X_TR4_POS   0U

◆ RX_SRC_SEL_B_CFGC_B_IIC_Y_TR4_ADDR

#define RX_SRC_SEL_B_CFGC_B_IIC_Y_TR4_ADDR   0x508CU

◆ RX_SRC_SEL_B_CFGC_B_IIC_Y_TR4_MASK

#define RX_SRC_SEL_B_CFGC_B_IIC_Y_TR4_MASK   0xFFU

◆ RX_SRC_SEL_B_CFGC_B_IIC_Y_TR4_POS

#define RX_SRC_SEL_B_CFGC_B_IIC_Y_TR4_POS   0U

◆ RX_SRC_SEL_B_CFGI_B_INFOFR_TR4_ADDR

#define RX_SRC_SEL_B_CFGI_B_INFOFR_TR4_ADDR   0x5064U

◆ RX_SRC_SEL_B_CFGI_B_INFOFR_TR4_MASK

#define RX_SRC_SEL_B_CFGI_B_INFOFR_TR4_MASK   0xFFU

◆ RX_SRC_SEL_B_CFGI_B_INFOFR_TR4_POS

#define RX_SRC_SEL_B_CFGI_B_INFOFR_TR4_POS   0U

◆ RX_SRC_SEL_B_CFGL_B_GPIO_TR4_ADDR

#define RX_SRC_SEL_B_CFGL_B_GPIO_TR4_ADDR   0x507CU

◆ RX_SRC_SEL_B_CFGL_B_GPIO_TR4_MASK

#define RX_SRC_SEL_B_CFGL_B_GPIO_TR4_MASK   0xFFU

◆ RX_SRC_SEL_B_CFGL_B_GPIO_TR4_POS

#define RX_SRC_SEL_B_CFGL_B_GPIO_TR4_POS   0U

◆ RX_SRC_SEL_CFGC_CC_TR4_ADDR

#define RX_SRC_SEL_CFGC_CC_TR4_ADDR   0x74U

◆ RX_SRC_SEL_CFGC_CC_TR4_MASK

#define RX_SRC_SEL_CFGC_CC_TR4_MASK   0xFFU

◆ RX_SRC_SEL_CFGC_CC_TR4_POS

#define RX_SRC_SEL_CFGC_CC_TR4_POS   0U

◆ RX_SRC_SEL_CFGC_IIC_X_TR4_ADDR

#define RX_SRC_SEL_CFGC_IIC_X_TR4_ADDR   0x84U

◆ RX_SRC_SEL_CFGC_IIC_X_TR4_MASK

#define RX_SRC_SEL_CFGC_IIC_X_TR4_MASK   0xFFU

◆ RX_SRC_SEL_CFGC_IIC_X_TR4_POS

#define RX_SRC_SEL_CFGC_IIC_X_TR4_POS   0U

◆ RX_SRC_SEL_CFGC_IIC_Y_TR4_ADDR

#define RX_SRC_SEL_CFGC_IIC_Y_TR4_ADDR   0x8CU

◆ RX_SRC_SEL_CFGC_IIC_Y_TR4_MASK

#define RX_SRC_SEL_CFGC_IIC_Y_TR4_MASK   0xFFU

◆ RX_SRC_SEL_CFGC_IIC_Y_TR4_POS

#define RX_SRC_SEL_CFGC_IIC_Y_TR4_POS   0U

◆ RX_SRC_SEL_CFGI_INFOFR_TR4_ADDR

#define RX_SRC_SEL_CFGI_INFOFR_TR4_ADDR   0x64U

◆ RX_SRC_SEL_CFGI_INFOFR_TR4_MASK

#define RX_SRC_SEL_CFGI_INFOFR_TR4_MASK   0xFFU

◆ RX_SRC_SEL_CFGI_INFOFR_TR4_POS

#define RX_SRC_SEL_CFGI_INFOFR_TR4_POS   0U

◆ RX_SRC_SEL_CFGL_GPIO_TR4_ADDR

#define RX_SRC_SEL_CFGL_GPIO_TR4_ADDR   0x7CU

◆ RX_SRC_SEL_CFGL_GPIO_TR4_MASK

#define RX_SRC_SEL_CFGL_GPIO_TR4_MASK   0xFFU

◆ RX_SRC_SEL_CFGL_GPIO_TR4_POS

#define RX_SRC_SEL_CFGL_GPIO_TR4_POS   0U

◆ RX_SRC_SEL_CFGL_SPI_TR4_ADDR

#define RX_SRC_SEL_CFGL_SPI_TR4_ADDR   0x6CU

◆ RX_SRC_SEL_CFGL_SPI_TR4_MASK

#define RX_SRC_SEL_CFGL_SPI_TR4_MASK   0xFFU

◆ RX_SRC_SEL_CFGL_SPI_TR4_POS

#define RX_SRC_SEL_CFGL_SPI_TR4_POS   0U

◆ SKEW_PER_SEL_MIPI_TX_1_MIPI_TX50_ADDR

#define SKEW_PER_SEL_MIPI_TX_1_MIPI_TX50_ADDR   0x472U

◆ SKEW_PER_SEL_MIPI_TX_1_MIPI_TX50_MASK

#define SKEW_PER_SEL_MIPI_TX_1_MIPI_TX50_MASK   0xFFU

◆ SKEW_PER_SEL_MIPI_TX_1_MIPI_TX50_POS

#define SKEW_PER_SEL_MIPI_TX_1_MIPI_TX50_POS   0U

◆ SKEW_PER_SEL_MIPI_TX_2_MIPI_TX50_ADDR

#define SKEW_PER_SEL_MIPI_TX_2_MIPI_TX50_ADDR   0x4B2U

◆ SKEW_PER_SEL_MIPI_TX_2_MIPI_TX50_MASK

#define SKEW_PER_SEL_MIPI_TX_2_MIPI_TX50_MASK   0xFFU

◆ SKEW_PER_SEL_MIPI_TX_2_MIPI_TX50_POS

#define SKEW_PER_SEL_MIPI_TX_2_MIPI_TX50_POS   0U

◆ SKIP0_LSB_FUNC_SAFE_REGCRC8_ADDR

#define SKIP0_LSB_FUNC_SAFE_REGCRC8_ADDR   0x3030U

◆ SKIP0_LSB_FUNC_SAFE_REGCRC8_MASK

#define SKIP0_LSB_FUNC_SAFE_REGCRC8_MASK   0xFFU

◆ SKIP0_LSB_FUNC_SAFE_REGCRC8_POS

#define SKIP0_LSB_FUNC_SAFE_REGCRC8_POS   0U

◆ SKIP0_MSB_FUNC_SAFE_REGCRC9_ADDR

#define SKIP0_MSB_FUNC_SAFE_REGCRC9_ADDR   0x3031U

◆ SKIP0_MSB_FUNC_SAFE_REGCRC9_MASK

#define SKIP0_MSB_FUNC_SAFE_REGCRC9_MASK   0xFFU

◆ SKIP0_MSB_FUNC_SAFE_REGCRC9_POS

#define SKIP0_MSB_FUNC_SAFE_REGCRC9_POS   0U

◆ SKIP1_LSB_FUNC_SAFE_REGCRC10_ADDR

#define SKIP1_LSB_FUNC_SAFE_REGCRC10_ADDR   0x3032U

◆ SKIP1_LSB_FUNC_SAFE_REGCRC10_MASK

#define SKIP1_LSB_FUNC_SAFE_REGCRC10_MASK   0xFFU

◆ SKIP1_LSB_FUNC_SAFE_REGCRC10_POS

#define SKIP1_LSB_FUNC_SAFE_REGCRC10_POS   0U

◆ SKIP1_MSB_FUNC_SAFE_REGCRC11_ADDR

#define SKIP1_MSB_FUNC_SAFE_REGCRC11_ADDR   0x3033U

◆ SKIP1_MSB_FUNC_SAFE_REGCRC11_MASK

#define SKIP1_MSB_FUNC_SAFE_REGCRC11_MASK   0xFFU

◆ SKIP1_MSB_FUNC_SAFE_REGCRC11_POS

#define SKIP1_MSB_FUNC_SAFE_REGCRC11_POS   0U

◆ SKIP2_LSB_FUNC_SAFE_REGCRC12_ADDR

#define SKIP2_LSB_FUNC_SAFE_REGCRC12_ADDR   0x3034U

◆ SKIP2_LSB_FUNC_SAFE_REGCRC12_MASK

#define SKIP2_LSB_FUNC_SAFE_REGCRC12_MASK   0xFFU

◆ SKIP2_LSB_FUNC_SAFE_REGCRC12_POS

#define SKIP2_LSB_FUNC_SAFE_REGCRC12_POS   0U

◆ SKIP2_MSB_FUNC_SAFE_REGCRC13_ADDR

#define SKIP2_MSB_FUNC_SAFE_REGCRC13_ADDR   0x3035U

◆ SKIP2_MSB_FUNC_SAFE_REGCRC13_MASK

#define SKIP2_MSB_FUNC_SAFE_REGCRC13_MASK   0xFFU

◆ SKIP2_MSB_FUNC_SAFE_REGCRC13_POS

#define SKIP2_MSB_FUNC_SAFE_REGCRC13_POS   0U

◆ SKIP3_LSB_FUNC_SAFE_REGCRC14_ADDR

#define SKIP3_LSB_FUNC_SAFE_REGCRC14_ADDR   0x3036U

◆ SKIP3_LSB_FUNC_SAFE_REGCRC14_MASK

#define SKIP3_LSB_FUNC_SAFE_REGCRC14_MASK   0xFFU

◆ SKIP3_LSB_FUNC_SAFE_REGCRC14_POS

#define SKIP3_LSB_FUNC_SAFE_REGCRC14_POS   0U

◆ SKIP3_MSB_FUNC_SAFE_REGCRC15_ADDR

#define SKIP3_MSB_FUNC_SAFE_REGCRC15_ADDR   0x3037U

◆ SKIP3_MSB_FUNC_SAFE_REGCRC15_MASK

#define SKIP3_MSB_FUNC_SAFE_REGCRC15_MASK   0xFFU

◆ SKIP3_MSB_FUNC_SAFE_REGCRC15_POS

#define SKIP3_MSB_FUNC_SAFE_REGCRC15_POS   0U

◆ SKIP4_LSB_FUNC_SAFE_REGCRC16_ADDR

#define SKIP4_LSB_FUNC_SAFE_REGCRC16_ADDR   0x3038U

◆ SKIP4_LSB_FUNC_SAFE_REGCRC16_MASK

#define SKIP4_LSB_FUNC_SAFE_REGCRC16_MASK   0xFFU

◆ SKIP4_LSB_FUNC_SAFE_REGCRC16_POS

#define SKIP4_LSB_FUNC_SAFE_REGCRC16_POS   0U

◆ SKIP4_MSB_FUNC_SAFE_REGCRC17_ADDR

#define SKIP4_MSB_FUNC_SAFE_REGCRC17_ADDR   0x3039U

◆ SKIP4_MSB_FUNC_SAFE_REGCRC17_MASK

#define SKIP4_MSB_FUNC_SAFE_REGCRC17_MASK   0xFFU

◆ SKIP4_MSB_FUNC_SAFE_REGCRC17_POS

#define SKIP4_MSB_FUNC_SAFE_REGCRC17_POS   0U

◆ SKIP5_LSB_FUNC_SAFE_REGCRC18_ADDR

#define SKIP5_LSB_FUNC_SAFE_REGCRC18_ADDR   0x303AU

◆ SKIP5_LSB_FUNC_SAFE_REGCRC18_MASK

#define SKIP5_LSB_FUNC_SAFE_REGCRC18_MASK   0xFFU

◆ SKIP5_LSB_FUNC_SAFE_REGCRC18_POS

#define SKIP5_LSB_FUNC_SAFE_REGCRC18_POS   0U

◆ SKIP5_MSB_FUNC_SAFE_REGCRC19_ADDR

#define SKIP5_MSB_FUNC_SAFE_REGCRC19_ADDR   0x303BU

◆ SKIP5_MSB_FUNC_SAFE_REGCRC19_MASK

#define SKIP5_MSB_FUNC_SAFE_REGCRC19_MASK   0xFFU

◆ SKIP5_MSB_FUNC_SAFE_REGCRC19_POS

#define SKIP5_MSB_FUNC_SAFE_REGCRC19_POS   0U

◆ SKIP6_LSB_FUNC_SAFE_REGCRC20_ADDR

#define SKIP6_LSB_FUNC_SAFE_REGCRC20_ADDR   0x303CU

◆ SKIP6_LSB_FUNC_SAFE_REGCRC20_MASK

#define SKIP6_LSB_FUNC_SAFE_REGCRC20_MASK   0xFFU

◆ SKIP6_LSB_FUNC_SAFE_REGCRC20_POS

#define SKIP6_LSB_FUNC_SAFE_REGCRC20_POS   0U

◆ SKIP6_MSB_FUNC_SAFE_REGCRC21_ADDR

#define SKIP6_MSB_FUNC_SAFE_REGCRC21_ADDR   0x303DU

◆ SKIP6_MSB_FUNC_SAFE_REGCRC21_MASK

#define SKIP6_MSB_FUNC_SAFE_REGCRC21_MASK   0xFFU

◆ SKIP6_MSB_FUNC_SAFE_REGCRC21_POS

#define SKIP6_MSB_FUNC_SAFE_REGCRC21_POS   0U

◆ SKIP7_LSB_FUNC_SAFE_REGCRC22_ADDR

#define SKIP7_LSB_FUNC_SAFE_REGCRC22_ADDR   0x303EU

◆ SKIP7_LSB_FUNC_SAFE_REGCRC22_MASK

#define SKIP7_LSB_FUNC_SAFE_REGCRC22_MASK   0xFFU

◆ SKIP7_LSB_FUNC_SAFE_REGCRC22_POS

#define SKIP7_LSB_FUNC_SAFE_REGCRC22_POS   0U

◆ SKIP7_MSB_FUNC_SAFE_REGCRC23_ADDR

#define SKIP7_MSB_FUNC_SAFE_REGCRC23_ADDR   0x303FU

◆ SKIP7_MSB_FUNC_SAFE_REGCRC23_MASK

#define SKIP7_MSB_FUNC_SAFE_REGCRC23_MASK   0xFFU

◆ SKIP7_MSB_FUNC_SAFE_REGCRC23_POS

#define SKIP7_MSB_FUNC_SAFE_REGCRC23_POS   0U

◆ SLEEP_TCTRL_CTRL0_ADDR

#define SLEEP_TCTRL_CTRL0_ADDR   0x10U

◆ SLEEP_TCTRL_CTRL0_MASK

#define SLEEP_TCTRL_CTRL0_MASK   0x08U

◆ SLEEP_TCTRL_CTRL0_POS

#define SLEEP_TCTRL_CTRL0_POS   3U

◆ SLV_SH_CC_I2C_0_ADDR

#define SLV_SH_CC_I2C_0_ADDR   0x40U

◆ SLV_SH_CC_I2C_0_MASK

#define SLV_SH_CC_I2C_0_MASK   0x30U

◆ SLV_SH_CC_I2C_0_POS

#define SLV_SH_CC_I2C_0_POS   4U

◆ SLV_SH_PT_CC_I2C_PT_0_ADDR

#define SLV_SH_PT_CC_I2C_PT_0_ADDR   0x4CU

◆ SLV_SH_PT_CC_I2C_PT_0_MASK

#define SLV_SH_PT_CC_I2C_PT_0_MASK   0x30U

◆ SLV_SH_PT_CC_I2C_PT_0_POS

#define SLV_SH_PT_CC_I2C_PT_0_POS   4U

◆ SLV_TO_CC_I2C_0_ADDR

#define SLV_TO_CC_I2C_0_ADDR   0x40U

◆ SLV_TO_CC_I2C_0_MASK

#define SLV_TO_CC_I2C_0_MASK   0x07U

◆ SLV_TO_CC_I2C_0_POS

#define SLV_TO_CC_I2C_0_POS   0U

◆ SLV_TO_PT_CC_I2C_PT_0_ADDR

#define SLV_TO_PT_CC_I2C_PT_0_ADDR   0x4CU

◆ SLV_TO_PT_CC_I2C_PT_0_MASK

#define SLV_TO_PT_CC_I2C_PT_0_MASK   0x07U

◆ SLV_TO_PT_CC_I2C_PT_0_POS

#define SLV_TO_PT_CC_I2C_PT_0_POS   0U

◆ SOFT_BPP_Y_BACKTOP_BACKTOP18_ADDR

#define SOFT_BPP_Y_BACKTOP_BACKTOP18_ADDR   0x319U

◆ SOFT_BPP_Y_BACKTOP_BACKTOP18_MASK

#define SOFT_BPP_Y_BACKTOP_BACKTOP18_MASK   0x1FU

◆ SOFT_BPP_Y_BACKTOP_BACKTOP18_POS

#define SOFT_BPP_Y_BACKTOP_BACKTOP18_POS   0U

◆ SOFT_BPP_Z_H_BACKTOP_BACKTOP18_ADDR

#define SOFT_BPP_Z_H_BACKTOP_BACKTOP18_ADDR   0x319U

◆ SOFT_BPP_Z_H_BACKTOP_BACKTOP18_MASK

#define SOFT_BPP_Z_H_BACKTOP_BACKTOP18_MASK   0xE0U

◆ SOFT_BPP_Z_H_BACKTOP_BACKTOP18_POS

#define SOFT_BPP_Z_H_BACKTOP_BACKTOP18_POS   5U

◆ SOFT_BPP_Z_L_BACKTOP_BACKTOP19_ADDR

#define SOFT_BPP_Z_L_BACKTOP_BACKTOP19_ADDR   0x31AU

◆ SOFT_BPP_Z_L_BACKTOP_BACKTOP19_MASK

#define SOFT_BPP_Z_L_BACKTOP_BACKTOP19_MASK   0x03U

◆ SOFT_BPP_Z_L_BACKTOP_BACKTOP19_POS

#define SOFT_BPP_Z_L_BACKTOP_BACKTOP19_POS   0U

◆ SOFT_DT_Y_H_BACKTOP_BACKTOP15_ADDR

#define SOFT_DT_Y_H_BACKTOP_BACKTOP15_ADDR   0x316U

◆ SOFT_DT_Y_H_BACKTOP_BACKTOP15_MASK

#define SOFT_DT_Y_H_BACKTOP_BACKTOP15_MASK   0xC0U

◆ SOFT_DT_Y_H_BACKTOP_BACKTOP15_POS

#define SOFT_DT_Y_H_BACKTOP_BACKTOP15_POS   6U

◆ SOFT_DT_Y_L_BACKTOP_BACKTOP16_ADDR

#define SOFT_DT_Y_L_BACKTOP_BACKTOP16_ADDR   0x317U

◆ SOFT_DT_Y_L_BACKTOP_BACKTOP16_MASK

#define SOFT_DT_Y_L_BACKTOP_BACKTOP16_MASK   0x0FU

◆ SOFT_DT_Y_L_BACKTOP_BACKTOP16_POS

#define SOFT_DT_Y_L_BACKTOP_BACKTOP16_POS   0U

◆ SOFT_DT_Z_H_BACKTOP_BACKTOP16_ADDR

#define SOFT_DT_Z_H_BACKTOP_BACKTOP16_ADDR   0x317U

◆ SOFT_DT_Z_H_BACKTOP_BACKTOP16_MASK

#define SOFT_DT_Z_H_BACKTOP_BACKTOP16_MASK   0xF0U

◆ SOFT_DT_Z_H_BACKTOP_BACKTOP16_POS

#define SOFT_DT_Z_H_BACKTOP_BACKTOP16_POS   4U

◆ SOFT_DT_Z_L_BACKTOP_BACKTOP17_ADDR

#define SOFT_DT_Z_L_BACKTOP_BACKTOP17_ADDR   0x318U

◆ SOFT_DT_Z_L_BACKTOP_BACKTOP17_MASK

#define SOFT_DT_Z_L_BACKTOP_BACKTOP17_MASK   0x03U

◆ SOFT_DT_Z_L_BACKTOP_BACKTOP17_POS

#define SOFT_DT_Z_L_BACKTOP_BACKTOP17_POS   0U

◆ SOFT_VC_Y_BACKTOP_BACKTOP13_ADDR

#define SOFT_VC_Y_BACKTOP_BACKTOP13_ADDR   0x314U

◆ SOFT_VC_Y_BACKTOP_BACKTOP13_MASK

#define SOFT_VC_Y_BACKTOP_BACKTOP13_MASK   0xF0U

◆ SOFT_VC_Y_BACKTOP_BACKTOP13_POS

#define SOFT_VC_Y_BACKTOP_BACKTOP13_POS   4U

◆ SOFT_VC_Z_BACKTOP_BACKTOP14_ADDR

#define SOFT_VC_Z_BACKTOP_BACKTOP14_ADDR   0x315U

◆ SOFT_VC_Z_BACKTOP_BACKTOP14_MASK

#define SOFT_VC_Z_BACKTOP_BACKTOP14_MASK   0x0FU

◆ SOFT_VC_Z_BACKTOP_BACKTOP14_POS

#define SOFT_VC_Z_BACKTOP_BACKTOP14_POS   0U

◆ SPI_BASE_PRIO_SPI_SPI_1_ADDR

#define SPI_BASE_PRIO_SPI_SPI_1_ADDR   0x171U

◆ SPI_BASE_PRIO_SPI_SPI_1_MASK

#define SPI_BASE_PRIO_SPI_SPI_1_MASK   0x03U

◆ SPI_BASE_PRIO_SPI_SPI_1_POS

#define SPI_BASE_PRIO_SPI_SPI_1_POS   0U

◆ SPI_CC_EN_SPI_SPI_0_ADDR

#define SPI_CC_EN_SPI_SPI_0_ADDR   0x170U

◆ SPI_CC_EN_SPI_SPI_0_MASK

#define SPI_CC_EN_SPI_SPI_0_MASK   0x04U

◆ SPI_CC_EN_SPI_SPI_0_POS

#define SPI_CC_EN_SPI_SPI_0_POS   2U

◆ SPI_CC_RD_SPI_CC_RD__ADDR

#define SPI_CC_RD_SPI_CC_RD__ADDR   0x1380U

◆ SPI_CC_RD_SPI_CC_RD__DEFAULT

#define SPI_CC_RD_SPI_CC_RD__DEFAULT   0x00U

◆ SPI_CC_TRG_ID_SPI_SPI_0_ADDR

#define SPI_CC_TRG_ID_SPI_SPI_0_ADDR   0x170U

◆ SPI_CC_TRG_ID_SPI_SPI_0_MASK

#define SPI_CC_TRG_ID_SPI_SPI_0_MASK   0x30U

◆ SPI_CC_TRG_ID_SPI_SPI_0_POS

#define SPI_CC_TRG_ID_SPI_SPI_0_POS   4U

◆ SPI_CC_WR_SPI_CC_WR__ADDR

#define SPI_CC_WR_SPI_CC_WR__ADDR   0x1300U

◆ SPI_CC_WR_SPI_CC_WR__DEFAULT

#define SPI_CC_WR_SPI_CC_WR__DEFAULT   0x00U

◆ SPI_EN_SPI_SPI_0_ADDR

#define SPI_EN_SPI_SPI_0_ADDR   0x170U

◆ SPI_EN_SPI_SPI_0_MASK

#define SPI_EN_SPI_SPI_0_MASK   0x01U

◆ SPI_EN_SPI_SPI_0_POS

#define SPI_EN_SPI_SPI_0_POS   0U

◆ SPI_IGNR_ID_SPI_SPI_0_ADDR

#define SPI_IGNR_ID_SPI_SPI_0_ADDR   0x170U

◆ SPI_IGNR_ID_SPI_SPI_0_MASK

#define SPI_IGNR_ID_SPI_SPI_0_MASK   0x08U

◆ SPI_IGNR_ID_SPI_SPI_0_POS

#define SPI_IGNR_ID_SPI_SPI_0_POS   3U

◆ SPI_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR

#define SPI_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U

◆ SPI_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK

#define SPI_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK   0x08U

◆ SPI_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS

#define SPI_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS   3U

◆ SPI_LOC_ID_SPI_SPI_0_ADDR

#define SPI_LOC_ID_SPI_SPI_0_ADDR   0x170U

◆ SPI_LOC_ID_SPI_SPI_0_MASK

#define SPI_LOC_ID_SPI_SPI_0_MASK   0xC0U

◆ SPI_LOC_ID_SPI_SPI_0_POS

#define SPI_LOC_ID_SPI_SPI_0_POS   6U

◆ SPI_LOC_N_SPI_SPI_1_ADDR

#define SPI_LOC_N_SPI_SPI_1_ADDR   0x171U

◆ SPI_LOC_N_SPI_SPI_1_MASK

#define SPI_LOC_N_SPI_SPI_1_MASK   0xFCU

◆ SPI_LOC_N_SPI_SPI_1_POS

#define SPI_LOC_N_SPI_SPI_1_POS   2U

◆ SPI_MOD3_F_SPI_SPI_2_ADDR

#define SPI_MOD3_F_SPI_SPI_2_ADDR   0x172U

◆ SPI_MOD3_F_SPI_SPI_2_MASK

#define SPI_MOD3_F_SPI_SPI_2_MASK   0x08U

◆ SPI_MOD3_F_SPI_SPI_2_POS

#define SPI_MOD3_F_SPI_SPI_2_POS   3U

◆ SPI_MOD3_SPI_SPI_2_ADDR

#define SPI_MOD3_SPI_SPI_2_ADDR   0x172U

◆ SPI_MOD3_SPI_SPI_2_MASK

#define SPI_MOD3_SPI_SPI_2_MASK   0x04U

◆ SPI_MOD3_SPI_SPI_2_POS

#define SPI_MOD3_SPI_SPI_2_POS   2U

◆ SPI_RX_OVRFLW_SPI_SPI_7_ADDR

#define SPI_RX_OVRFLW_SPI_SPI_7_ADDR   0x177U

◆ SPI_RX_OVRFLW_SPI_SPI_7_MASK

#define SPI_RX_OVRFLW_SPI_SPI_7_MASK   0x80U

◆ SPI_RX_OVRFLW_SPI_SPI_7_POS

#define SPI_RX_OVRFLW_SPI_SPI_7_POS   7U

◆ SPI_SPI_0_ADDR

#define SPI_SPI_0_ADDR   0x170U

◆ SPI_SPI_0_DEFAULT

#define SPI_SPI_0_DEFAULT   0x08U

◆ SPI_SPI_1_ADDR

#define SPI_SPI_1_ADDR   0x171U

◆ SPI_SPI_1_DEFAULT

#define SPI_SPI_1_DEFAULT   0x1DU

◆ SPI_SPI_2_ADDR

#define SPI_SPI_2_ADDR   0x172U

◆ SPI_SPI_2_DEFAULT

#define SPI_SPI_2_DEFAULT   0x03U

◆ SPI_SPI_3_ADDR

#define SPI_SPI_3_ADDR   0x173U

◆ SPI_SPI_3_DEFAULT

#define SPI_SPI_3_DEFAULT   0x00U

◆ SPI_SPI_4_ADDR

#define SPI_SPI_4_ADDR   0x174U

◆ SPI_SPI_4_DEFAULT

#define SPI_SPI_4_DEFAULT   0x00U

◆ SPI_SPI_5_ADDR

#define SPI_SPI_5_ADDR   0x175U

◆ SPI_SPI_5_DEFAULT

#define SPI_SPI_5_DEFAULT   0x00U

◆ SPI_SPI_6_ADDR

#define SPI_SPI_6_ADDR   0x176U

◆ SPI_SPI_6_DEFAULT

#define SPI_SPI_6_DEFAULT   0x00U

◆ SPI_SPI_7_ADDR

#define SPI_SPI_7_ADDR   0x177U

◆ SPI_SPI_7_DEFAULT

#define SPI_SPI_7_DEFAULT   0x00U

◆ SPI_SPI_8_ADDR

#define SPI_SPI_8_ADDR   0x178U

◆ SPI_SPI_8_DEFAULT

#define SPI_SPI_8_DEFAULT   0x00U

◆ SPI_TX_OVRFLW_SPI_SPI_7_ADDR

#define SPI_TX_OVRFLW_SPI_SPI_7_ADDR   0x177U

◆ SPI_TX_OVRFLW_SPI_SPI_7_MASK

#define SPI_TX_OVRFLW_SPI_SPI_7_MASK   0x40U

◆ SPI_TX_OVRFLW_SPI_SPI_7_POS

#define SPI_TX_OVRFLW_SPI_SPI_7_POS   6U

◆ SPIM_SCK_HI_CLKS_SPI_SPI_5_ADDR

#define SPIM_SCK_HI_CLKS_SPI_SPI_5_ADDR   0x175U

◆ SPIM_SCK_HI_CLKS_SPI_SPI_5_MASK

#define SPIM_SCK_HI_CLKS_SPI_SPI_5_MASK   0xFFU

◆ SPIM_SCK_HI_CLKS_SPI_SPI_5_POS

#define SPIM_SCK_HI_CLKS_SPI_SPI_5_POS   0U

◆ SPIM_SCK_LO_CLKS_SPI_SPI_4_ADDR

#define SPIM_SCK_LO_CLKS_SPI_SPI_4_ADDR   0x174U

◆ SPIM_SCK_LO_CLKS_SPI_SPI_4_MASK

#define SPIM_SCK_LO_CLKS_SPI_SPI_4_MASK   0xFFU

◆ SPIM_SCK_LO_CLKS_SPI_SPI_4_POS

#define SPIM_SCK_LO_CLKS_SPI_SPI_4_POS   0U

◆ SPIM_SS1_ACT_H_SPI_SPI_2_ADDR

#define SPIM_SS1_ACT_H_SPI_SPI_2_ADDR   0x172U

◆ SPIM_SS1_ACT_H_SPI_SPI_2_MASK

#define SPIM_SS1_ACT_H_SPI_SPI_2_MASK   0x01U

◆ SPIM_SS1_ACT_H_SPI_SPI_2_POS

#define SPIM_SS1_ACT_H_SPI_SPI_2_POS   0U

◆ SPIM_SS2_ACT_H_SPI_SPI_2_ADDR

#define SPIM_SS2_ACT_H_SPI_SPI_2_ADDR   0x172U

◆ SPIM_SS2_ACT_H_SPI_SPI_2_MASK

#define SPIM_SS2_ACT_H_SPI_SPI_2_MASK   0x02U

◆ SPIM_SS2_ACT_H_SPI_SPI_2_POS

#define SPIM_SS2_ACT_H_SPI_SPI_2_POS   1U

◆ SPIM_SS_DLY_CLKS_SPI_SPI_3_ADDR

#define SPIM_SS_DLY_CLKS_SPI_SPI_3_ADDR   0x173U

◆ SPIM_SS_DLY_CLKS_SPI_SPI_3_MASK

#define SPIM_SS_DLY_CLKS_SPI_SPI_3_MASK   0xFFU

◆ SPIM_SS_DLY_CLKS_SPI_SPI_3_POS

#define SPIM_SS_DLY_CLKS_SPI_SPI_3_POS   0U

◆ SPIS_BYTE_CNT_SPI_SPI_7_ADDR

#define SPIS_BYTE_CNT_SPI_SPI_7_ADDR   0x177U

◆ SPIS_BYTE_CNT_SPI_SPI_7_MASK

#define SPIS_BYTE_CNT_SPI_SPI_7_MASK   0x1FU

◆ SPIS_BYTE_CNT_SPI_SPI_7_POS

#define SPIS_BYTE_CNT_SPI_SPI_7_POS   0U

◆ SPIS_RWN_SPI_SPI_6_ADDR

#define SPIS_RWN_SPI_SPI_6_ADDR   0x176U

◆ SPIS_RWN_SPI_SPI_6_MASK

#define SPIS_RWN_SPI_SPI_6_MASK   0x10U

◆ SPIS_RWN_SPI_SPI_6_POS

#define SPIS_RWN_SPI_SPI_6_POS   4U

◆ SRC_A_1_MISC_I2C_PT_4_ADDR

#define SRC_A_1_MISC_I2C_PT_4_ADDR   0x550U

◆ SRC_A_1_MISC_I2C_PT_4_MASK

#define SRC_A_1_MISC_I2C_PT_4_MASK   0xFEU

◆ SRC_A_1_MISC_I2C_PT_4_POS

#define SRC_A_1_MISC_I2C_PT_4_POS   1U

◆ SRC_A_2_MISC_I2C_PT_8_ADDR

#define SRC_A_2_MISC_I2C_PT_8_ADDR   0x554U

◆ SRC_A_2_MISC_I2C_PT_8_MASK

#define SRC_A_2_MISC_I2C_PT_8_MASK   0xFEU

◆ SRC_A_2_MISC_I2C_PT_8_POS

#define SRC_A_2_MISC_I2C_PT_8_POS   1U

◆ SRC_A_CC_I2C_2_ADDR

#define SRC_A_CC_I2C_2_ADDR   0x42U

◆ SRC_A_CC_I2C_2_MASK

#define SRC_A_CC_I2C_2_MASK   0xFEU

◆ SRC_A_CC_I2C_2_POS

#define SRC_A_CC_I2C_2_POS   1U

◆ SRC_B_1_MISC_I2C_PT_6_ADDR

#define SRC_B_1_MISC_I2C_PT_6_ADDR   0x552U

◆ SRC_B_1_MISC_I2C_PT_6_MASK

#define SRC_B_1_MISC_I2C_PT_6_MASK   0xFEU

◆ SRC_B_1_MISC_I2C_PT_6_POS

#define SRC_B_1_MISC_I2C_PT_6_POS   1U

◆ SRC_B_2_MISC_I2C_PT_10_ADDR

#define SRC_B_2_MISC_I2C_PT_10_ADDR   0x556U

◆ SRC_B_2_MISC_I2C_PT_10_MASK

#define SRC_B_2_MISC_I2C_PT_10_MASK   0xFEU

◆ SRC_B_2_MISC_I2C_PT_10_POS

#define SRC_B_2_MISC_I2C_PT_10_POS   1U

◆ SRC_B_CC_I2C_4_ADDR

#define SRC_B_CC_I2C_4_ADDR   0x44U

◆ SRC_B_CC_I2C_4_MASK

#define SRC_B_CC_I2C_4_MASK   0xFEU

◆ SRC_B_CC_I2C_4_POS

#define SRC_B_CC_I2C_4_POS   1U

◆ SS_IO_EN_1_SPI_SPI_6_ADDR

#define SS_IO_EN_1_SPI_SPI_6_ADDR   0x176U

◆ SS_IO_EN_1_SPI_SPI_6_MASK

#define SS_IO_EN_1_SPI_SPI_6_MASK   0x04U

◆ SS_IO_EN_1_SPI_SPI_6_POS

#define SS_IO_EN_1_SPI_SPI_6_POS   2U

◆ SS_IO_EN_2_SPI_SPI_6_ADDR

#define SS_IO_EN_2_SPI_SPI_6_ADDR   0x176U

◆ SS_IO_EN_2_SPI_SPI_6_MASK

#define SS_IO_EN_2_SPI_SPI_6_MASK   0x08U

◆ SS_IO_EN_2_SPI_SPI_6_POS

#define SS_IO_EN_2_SPI_SPI_6_POS   3U

◆ STATS_ENABLE_B_FEC_B_STATS_CONTROL_ADDR

#define STATS_ENABLE_B_FEC_B_STATS_CONTROL_ADDR   0x2101U

◆ STATS_ENABLE_B_FEC_B_STATS_CONTROL_MASK

#define STATS_ENABLE_B_FEC_B_STATS_CONTROL_MASK   0x01U

◆ STATS_ENABLE_B_FEC_B_STATS_CONTROL_POS

#define STATS_ENABLE_B_FEC_B_STATS_CONTROL_POS   0U

◆ STATS_ENABLE_FEC_STATS_CONTROL_ADDR

#define STATS_ENABLE_FEC_STATS_CONTROL_ADDR   0x2001U

◆ STATS_ENABLE_FEC_STATS_CONTROL_MASK

#define STATS_ENABLE_FEC_STATS_CONTROL_MASK   0x01U

◆ STATS_ENABLE_FEC_STATS_CONTROL_POS

#define STATS_ENABLE_FEC_STATS_CONTROL_POS   0U

◆ STATUS_MIPI_TX_1_MIPI_TX2_ADDR

#define STATUS_MIPI_TX_1_MIPI_TX2_ADDR   0x442U

◆ STATUS_MIPI_TX_1_MIPI_TX2_MASK

#define STATUS_MIPI_TX_1_MIPI_TX2_MASK   0xFFU

◆ STATUS_MIPI_TX_1_MIPI_TX2_POS

#define STATUS_MIPI_TX_1_MIPI_TX2_POS   0U

◆ STATUS_MIPI_TX_2_MIPI_TX2_ADDR

#define STATUS_MIPI_TX_2_MIPI_TX2_ADDR   0x482U

◆ STATUS_MIPI_TX_2_MIPI_TX2_MASK

#define STATUS_MIPI_TX_2_MIPI_TX2_MASK   0xFFU

◆ STATUS_MIPI_TX_2_MIPI_TX2_POS

#define STATUS_MIPI_TX_2_MIPI_TX2_POS   0U

◆ STR_SEL_B_CFGH_B_VIDEO_U_RX0_ADDR

#define STR_SEL_B_CFGH_B_VIDEO_U_RX0_ADDR   0x5053U

◆ STR_SEL_B_CFGH_B_VIDEO_U_RX0_MASK

#define STR_SEL_B_CFGH_B_VIDEO_U_RX0_MASK   0x03U

◆ STR_SEL_B_CFGH_B_VIDEO_U_RX0_POS

#define STR_SEL_B_CFGH_B_VIDEO_U_RX0_POS   0U

◆ STR_SEL_B_CFGH_B_VIDEO_X_RX0_ADDR

#define STR_SEL_B_CFGH_B_VIDEO_X_RX0_ADDR   0x5050U

◆ STR_SEL_B_CFGH_B_VIDEO_X_RX0_MASK

#define STR_SEL_B_CFGH_B_VIDEO_X_RX0_MASK   0x03U

◆ STR_SEL_B_CFGH_B_VIDEO_X_RX0_POS

#define STR_SEL_B_CFGH_B_VIDEO_X_RX0_POS   0U

◆ STR_SEL_B_CFGH_B_VIDEO_Y_RX0_ADDR

#define STR_SEL_B_CFGH_B_VIDEO_Y_RX0_ADDR   0x5051U

◆ STR_SEL_B_CFGH_B_VIDEO_Y_RX0_MASK

#define STR_SEL_B_CFGH_B_VIDEO_Y_RX0_MASK   0x03U

◆ STR_SEL_B_CFGH_B_VIDEO_Y_RX0_POS

#define STR_SEL_B_CFGH_B_VIDEO_Y_RX0_POS   0U

◆ STR_SEL_B_CFGH_B_VIDEO_Z_RX0_ADDR

#define STR_SEL_B_CFGH_B_VIDEO_Z_RX0_ADDR   0x5052U

◆ STR_SEL_B_CFGH_B_VIDEO_Z_RX0_MASK

#define STR_SEL_B_CFGH_B_VIDEO_Z_RX0_MASK   0x03U

◆ STR_SEL_B_CFGH_B_VIDEO_Z_RX0_POS

#define STR_SEL_B_CFGH_B_VIDEO_Z_RX0_POS   0U

◆ STR_SEL_CFGH_VIDEO_U_RX0_ADDR

#define STR_SEL_CFGH_VIDEO_U_RX0_ADDR   0x53U

◆ STR_SEL_CFGH_VIDEO_U_RX0_MASK

#define STR_SEL_CFGH_VIDEO_U_RX0_MASK   0x03U

◆ STR_SEL_CFGH_VIDEO_U_RX0_POS

#define STR_SEL_CFGH_VIDEO_U_RX0_POS   0U

◆ STR_SEL_CFGH_VIDEO_X_RX0_ADDR

#define STR_SEL_CFGH_VIDEO_X_RX0_ADDR   0x50U

◆ STR_SEL_CFGH_VIDEO_X_RX0_MASK

#define STR_SEL_CFGH_VIDEO_X_RX0_MASK   0x03U

◆ STR_SEL_CFGH_VIDEO_X_RX0_POS

#define STR_SEL_CFGH_VIDEO_X_RX0_POS   0U

◆ STR_SEL_CFGH_VIDEO_Y_RX0_ADDR

#define STR_SEL_CFGH_VIDEO_Y_RX0_ADDR   0x51U

◆ STR_SEL_CFGH_VIDEO_Y_RX0_MASK

#define STR_SEL_CFGH_VIDEO_Y_RX0_MASK   0x03U

◆ STR_SEL_CFGH_VIDEO_Y_RX0_POS

#define STR_SEL_CFGH_VIDEO_Y_RX0_POS   0U

◆ STR_SEL_CFGH_VIDEO_Z_RX0_ADDR

#define STR_SEL_CFGH_VIDEO_Z_RX0_ADDR   0x52U

◆ STR_SEL_CFGH_VIDEO_Z_RX0_MASK

#define STR_SEL_CFGH_VIDEO_Z_RX0_MASK   0x03U

◆ STR_SEL_CFGH_VIDEO_Z_RX0_POS

#define STR_SEL_CFGH_VIDEO_Z_RX0_POS   0U

◆ T_CLK_PREP_MIPI_PHY_MIPI_PHY5_ADDR

#define T_CLK_PREP_MIPI_PHY_MIPI_PHY5_ADDR   0x335U

◆ T_CLK_PREP_MIPI_PHY_MIPI_PHY5_MASK

#define T_CLK_PREP_MIPI_PHY_MIPI_PHY5_MASK   0xC0U

◆ T_CLK_PREP_MIPI_PHY_MIPI_PHY5_POS

#define T_CLK_PREP_MIPI_PHY_MIPI_PHY5_POS   6U

◆ T_CLK_PRZERO_MIPI_PHY_MIPI_PHY1_ADDR

#define T_CLK_PRZERO_MIPI_PHY_MIPI_PHY1_ADDR   0x331U

◆ T_CLK_PRZERO_MIPI_PHY_MIPI_PHY1_MASK

#define T_CLK_PRZERO_MIPI_PHY_MIPI_PHY1_MASK   0x03U

◆ T_CLK_PRZERO_MIPI_PHY_MIPI_PHY1_POS

#define T_CLK_PRZERO_MIPI_PHY_MIPI_PHY1_POS   0U

◆ T_HS_PREP_MIPI_PHY_MIPI_PHY1_ADDR

#define T_HS_PREP_MIPI_PHY_MIPI_PHY1_ADDR   0x331U

◆ T_HS_PREP_MIPI_PHY_MIPI_PHY1_MASK

#define T_HS_PREP_MIPI_PHY_MIPI_PHY1_MASK   0x30U

◆ T_HS_PREP_MIPI_PHY_MIPI_PHY1_POS

#define T_HS_PREP_MIPI_PHY_MIPI_PHY1_POS   4U

◆ T_HS_PRZERO_MIPI_PHY_MIPI_PHY1_ADDR

#define T_HS_PRZERO_MIPI_PHY_MIPI_PHY1_ADDR   0x331U

◆ T_HS_PRZERO_MIPI_PHY_MIPI_PHY1_MASK

#define T_HS_PRZERO_MIPI_PHY_MIPI_PHY1_MASK   0xC0U

◆ T_HS_PRZERO_MIPI_PHY_MIPI_PHY1_POS

#define T_HS_PRZERO_MIPI_PHY_MIPI_PHY1_POS   6U

◆ T_HS_TRAIL_MIPI_PHY_MIPI_PHY2_ADDR

#define T_HS_TRAIL_MIPI_PHY_MIPI_PHY2_ADDR   0x332U

◆ T_HS_TRAIL_MIPI_PHY_MIPI_PHY2_MASK

#define T_HS_TRAIL_MIPI_PHY_MIPI_PHY2_MASK   0x03U

◆ T_HS_TRAIL_MIPI_PHY_MIPI_PHY2_POS

#define T_HS_TRAIL_MIPI_PHY_MIPI_PHY2_POS   0U

◆ T_LPX_MIPI_PHY_MIPI_PHY2_ADDR

#define T_LPX_MIPI_PHY_MIPI_PHY2_ADDR   0x332U

◆ T_LPX_MIPI_PHY_MIPI_PHY2_MASK

#define T_LPX_MIPI_PHY_MIPI_PHY2_MASK   0x0CU

◆ T_LPX_MIPI_PHY_MIPI_PHY2_POS

#define T_LPX_MIPI_PHY_MIPI_PHY2_POS   2U

◆ T_T3_POST_MIPI_PHY_MIPI_PHY14_ADDR

#define T_T3_POST_MIPI_PHY_MIPI_PHY14_ADDR   0x33EU

◆ T_T3_POST_MIPI_PHY_MIPI_PHY14_MASK

#define T_T3_POST_MIPI_PHY_MIPI_PHY14_MASK   0x7CU

◆ T_T3_POST_MIPI_PHY_MIPI_PHY14_POS

#define T_T3_POST_MIPI_PHY_MIPI_PHY14_POS   2U

◆ T_T3_PREBEGIN_MIPI_PHY_MIPI_PHY13_ADDR

#define T_T3_PREBEGIN_MIPI_PHY_MIPI_PHY13_ADDR   0x33DU

◆ T_T3_PREBEGIN_MIPI_PHY_MIPI_PHY13_MASK

#define T_T3_PREBEGIN_MIPI_PHY_MIPI_PHY13_MASK   0x3FU

◆ T_T3_PREBEGIN_MIPI_PHY_MIPI_PHY13_POS

#define T_T3_PREBEGIN_MIPI_PHY_MIPI_PHY13_POS   0U

◆ T_T3_PREP_MIPI_PHY_MIPI_PHY14_ADDR

#define T_T3_PREP_MIPI_PHY_MIPI_PHY14_ADDR   0x33EU

◆ T_T3_PREP_MIPI_PHY_MIPI_PHY14_MASK

#define T_T3_PREP_MIPI_PHY_MIPI_PHY14_MASK   0x03U

◆ T_T3_PREP_MIPI_PHY_MIPI_PHY14_POS

#define T_T3_PREP_MIPI_PHY_MIPI_PHY14_POS   0U

◆ TCTRL_CNT0_ADDR

#define TCTRL_CNT0_ADDR   0x22U

◆ TCTRL_CNT0_DEFAULT

#define TCTRL_CNT0_DEFAULT   0x00U

◆ TCTRL_CNT1_ADDR

#define TCTRL_CNT1_ADDR   0x23U

◆ TCTRL_CNT1_DEFAULT

#define TCTRL_CNT1_DEFAULT   0x00U

◆ TCTRL_CNT2_ADDR

#define TCTRL_CNT2_ADDR   0x24U

◆ TCTRL_CNT2_DEFAULT

#define TCTRL_CNT2_DEFAULT   0x00U

◆ TCTRL_CNT3_ADDR

#define TCTRL_CNT3_ADDR   0x25U

◆ TCTRL_CNT3_DEFAULT

#define TCTRL_CNT3_DEFAULT   0x00U

◆ TCTRL_CTRL0_ADDR

#define TCTRL_CTRL0_ADDR   0x10U

◆ TCTRL_CTRL0_DEFAULT

#define TCTRL_CTRL0_DEFAULT   0x11U

◆ TCTRL_CTRL1_ADDR

#define TCTRL_CTRL1_ADDR   0x11U

◆ TCTRL_CTRL1_DEFAULT

#define TCTRL_CTRL1_DEFAULT   0x0AU

◆ TCTRL_CTRL2_ADDR

#define TCTRL_CTRL2_ADDR   0x12U

◆ TCTRL_CTRL2_DEFAULT

#define TCTRL_CTRL2_DEFAULT   0x04U

◆ TCTRL_CTRL3_ADDR

#define TCTRL_CTRL3_ADDR   0x13U

◆ TCTRL_CTRL3_DEFAULT

#define TCTRL_CTRL3_DEFAULT   0x10U

◆ TCTRL_EXT_CNT2_ADDR

#define TCTRL_EXT_CNT2_ADDR   0x5024U

◆ TCTRL_EXT_CNT2_DEFAULT

#define TCTRL_EXT_CNT2_DEFAULT   0x00U

◆ TCTRL_EXT_CNT3_ADDR

#define TCTRL_EXT_CNT3_ADDR   0x5025U

◆ TCTRL_EXT_CNT3_DEFAULT

#define TCTRL_EXT_CNT3_DEFAULT   0x00U

◆ TCTRL_EXT_CTRL9_ADDR

#define TCTRL_EXT_CTRL9_ADDR   0x5009U

◆ TCTRL_EXT_CTRL9_DEFAULT

#define TCTRL_EXT_CTRL9_DEFAULT   0x00U

◆ TCTRL_EXT_INTR10_ADDR

#define TCTRL_EXT_INTR10_ADDR   0x5010U

◆ TCTRL_EXT_INTR10_DEFAULT

#define TCTRL_EXT_INTR10_DEFAULT   0x88U

◆ TCTRL_EXT_INTR11_ADDR

#define TCTRL_EXT_INTR11_ADDR   0x5011U

◆ TCTRL_EXT_INTR11_DEFAULT

#define TCTRL_EXT_INTR11_DEFAULT   0x00U

◆ TCTRL_EXT_INTR12_ADDR

#define TCTRL_EXT_INTR12_ADDR   0x5018U

◆ TCTRL_EXT_INTR12_DEFAULT

#define TCTRL_EXT_INTR12_DEFAULT   0x1FU

◆ TCTRL_EXT_INTR13_ADDR

#define TCTRL_EXT_INTR13_ADDR   0x5012U

◆ TCTRL_EXT_INTR13_DEFAULT

#define TCTRL_EXT_INTR13_DEFAULT   0x00U

◆ TCTRL_EXT_INTR14_ADDR

#define TCTRL_EXT_INTR14_ADDR   0x5013U

◆ TCTRL_EXT_INTR14_DEFAULT

#define TCTRL_EXT_INTR14_DEFAULT   0x00U

◆ TCTRL_INTR0_ADDR

#define TCTRL_INTR0_ADDR   0x18U

◆ TCTRL_INTR0_DEFAULT

#define TCTRL_INTR0_DEFAULT   0xA0U

◆ TCTRL_INTR1_ADDR

#define TCTRL_INTR1_ADDR   0x19U

◆ TCTRL_INTR1_DEFAULT

#define TCTRL_INTR1_DEFAULT   0x00U

◆ TCTRL_INTR2_ADDR

#define TCTRL_INTR2_ADDR   0x1AU

◆ TCTRL_INTR2_DEFAULT

#define TCTRL_INTR2_DEFAULT   0x0BU

◆ TCTRL_INTR3_ADDR

#define TCTRL_INTR3_ADDR   0x1BU

◆ TCTRL_INTR3_DEFAULT

#define TCTRL_INTR3_DEFAULT   0x00U

◆ TCTRL_INTR4_ADDR

#define TCTRL_INTR4_ADDR   0x1CU

◆ TCTRL_INTR4_DEFAULT

#define TCTRL_INTR4_DEFAULT   0x09U

◆ TCTRL_INTR5_ADDR

#define TCTRL_INTR5_ADDR   0x1DU

◆ TCTRL_INTR5_DEFAULT

#define TCTRL_INTR5_DEFAULT   0x00U

◆ TCTRL_INTR6_ADDR

#define TCTRL_INTR6_ADDR   0x1EU

◆ TCTRL_INTR6_DEFAULT

#define TCTRL_INTR6_DEFAULT   0x1CU

◆ TCTRL_INTR7_ADDR

#define TCTRL_INTR7_ADDR   0x1FU

◆ TCTRL_INTR7_DEFAULT

#define TCTRL_INTR7_DEFAULT   0x00U

◆ TCTRL_INTR8_ADDR

#define TCTRL_INTR8_ADDR   0x20U

◆ TCTRL_INTR8_DEFAULT

#define TCTRL_INTR8_DEFAULT   0xFFU

◆ TCTRL_INTR9_ADDR

#define TCTRL_INTR9_ADDR   0x21U

◆ TCTRL_INTR9_DEFAULT

#define TCTRL_INTR9_DEFAULT   0xFFU

◆ TCTRL_PWR0_ADDR

#define TCTRL_PWR0_ADDR   0x08U

◆ TCTRL_PWR0_DEFAULT

#define TCTRL_PWR0_DEFAULT   0x00U

◆ TCTRL_PWR1_ADDR

#define TCTRL_PWR1_ADDR   0x09U

◆ TCTRL_PWR1_DEFAULT

#define TCTRL_PWR1_DEFAULT   0x00U

◆ TCTRL_PWR4_ADDR

#define TCTRL_PWR4_ADDR   0x0CU

◆ TCTRL_PWR4_DEFAULT

#define TCTRL_PWR4_DEFAULT   0x15U

◆ TUN_DATA_CRC_ERR_MIPI_PHY_MIPI_PHY17_ADDR

#define TUN_DATA_CRC_ERR_MIPI_PHY_MIPI_PHY17_ADDR   0x341U

◆ TUN_DATA_CRC_ERR_MIPI_PHY_MIPI_PHY17_MASK

#define TUN_DATA_CRC_ERR_MIPI_PHY_MIPI_PHY17_MASK   0x20U

◆ TUN_DATA_CRC_ERR_MIPI_PHY_MIPI_PHY17_POS

#define TUN_DATA_CRC_ERR_MIPI_PHY_MIPI_PHY17_POS   5U

◆ TUN_DATA_CRC_ERR_OEN_MIPI_PHY_MIPI_PHY16_ADDR

#define TUN_DATA_CRC_ERR_OEN_MIPI_PHY_MIPI_PHY16_ADDR   0x340U

◆ TUN_DATA_CRC_ERR_OEN_MIPI_PHY_MIPI_PHY16_MASK

#define TUN_DATA_CRC_ERR_OEN_MIPI_PHY_MIPI_PHY16_MASK   0x20U

◆ TUN_DATA_CRC_ERR_OEN_MIPI_PHY_MIPI_PHY16_POS

#define TUN_DATA_CRC_ERR_OEN_MIPI_PHY_MIPI_PHY16_POS   5U

◆ TUN_DEST_MIPI_TX_1_MIPI_TX52_ADDR

#define TUN_DEST_MIPI_TX_1_MIPI_TX52_ADDR   0x474U

◆ TUN_DEST_MIPI_TX_1_MIPI_TX52_MASK

#define TUN_DEST_MIPI_TX_1_MIPI_TX52_MASK   0x02U

◆ TUN_DEST_MIPI_TX_1_MIPI_TX52_POS

#define TUN_DEST_MIPI_TX_1_MIPI_TX52_POS   1U

◆ TUN_DEST_MIPI_TX_2_MIPI_TX52_ADDR

#define TUN_DEST_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U

◆ TUN_DEST_MIPI_TX_2_MIPI_TX52_MASK

#define TUN_DEST_MIPI_TX_2_MIPI_TX52_MASK   0x02U

◆ TUN_DEST_MIPI_TX_2_MIPI_TX52_POS

#define TUN_DEST_MIPI_TX_2_MIPI_TX52_POS   1U

◆ TUN_ECC_CORR_ERR_MIPI_PHY_MIPI_PHY17_ADDR

#define TUN_ECC_CORR_ERR_MIPI_PHY_MIPI_PHY17_ADDR   0x341U

◆ TUN_ECC_CORR_ERR_MIPI_PHY_MIPI_PHY17_MASK

#define TUN_ECC_CORR_ERR_MIPI_PHY_MIPI_PHY17_MASK   0x08U

◆ TUN_ECC_CORR_ERR_MIPI_PHY_MIPI_PHY17_POS

#define TUN_ECC_CORR_ERR_MIPI_PHY_MIPI_PHY17_POS   3U

◆ TUN_ECC_CORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_ADDR

#define TUN_ECC_CORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_ADDR   0x340U

◆ TUN_ECC_CORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_MASK

#define TUN_ECC_CORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_MASK   0x08U

◆ TUN_ECC_CORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_POS

#define TUN_ECC_CORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_POS   3U

◆ TUN_ECC_UNCORR_ERR_MIPI_PHY_MIPI_PHY17_ADDR

#define TUN_ECC_UNCORR_ERR_MIPI_PHY_MIPI_PHY17_ADDR   0x341U

◆ TUN_ECC_UNCORR_ERR_MIPI_PHY_MIPI_PHY17_MASK

#define TUN_ECC_UNCORR_ERR_MIPI_PHY_MIPI_PHY17_MASK   0x10U

◆ TUN_ECC_UNCORR_ERR_MIPI_PHY_MIPI_PHY17_POS

#define TUN_ECC_UNCORR_ERR_MIPI_PHY_MIPI_PHY17_POS   4U

◆ TUN_ECC_UNCORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_ADDR

#define TUN_ECC_UNCORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_ADDR   0x340U

◆ TUN_ECC_UNCORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_MASK

#define TUN_ECC_UNCORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_MASK   0x10U

◆ TUN_ECC_UNCORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_POS

#define TUN_ECC_UNCORR_ERR_OEN_MIPI_PHY_MIPI_PHY16_POS   4U

◆ TUN_EN_MIPI_TX_1_MIPI_TX52_ADDR

#define TUN_EN_MIPI_TX_1_MIPI_TX52_ADDR   0x474U

◆ TUN_EN_MIPI_TX_1_MIPI_TX52_MASK

#define TUN_EN_MIPI_TX_1_MIPI_TX52_MASK   0x01U

◆ TUN_EN_MIPI_TX_1_MIPI_TX52_POS

#define TUN_EN_MIPI_TX_1_MIPI_TX52_POS   0U

◆ TUN_EN_MIPI_TX_2_MIPI_TX52_ADDR

#define TUN_EN_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U

◆ TUN_EN_MIPI_TX_2_MIPI_TX52_MASK

#define TUN_EN_MIPI_TX_2_MIPI_TX52_MASK   0x01U

◆ TUN_EN_MIPI_TX_2_MIPI_TX52_POS

#define TUN_EN_MIPI_TX_2_MIPI_TX52_POS   0U

◆ TUN_EN_MIPI_TX_MIPI_REG_DISPLACEMENT

#define TUN_EN_MIPI_TX_MIPI_REG_DISPLACEMENT   (0x40U)

◆ TUN_NO_CORR_LENGTH_MIPI_TX_1_MIPI_TX55_ADDR

#define TUN_NO_CORR_LENGTH_MIPI_TX_1_MIPI_TX55_ADDR   0x477U

◆ TUN_NO_CORR_LENGTH_MIPI_TX_1_MIPI_TX55_MASK

#define TUN_NO_CORR_LENGTH_MIPI_TX_1_MIPI_TX55_MASK   0x01U

◆ TUN_NO_CORR_LENGTH_MIPI_TX_1_MIPI_TX55_POS

#define TUN_NO_CORR_LENGTH_MIPI_TX_1_MIPI_TX55_POS   0U

◆ TUN_NO_CORR_LENGTH_MIPI_TX_2_MIPI_TX55_ADDR

#define TUN_NO_CORR_LENGTH_MIPI_TX_2_MIPI_TX55_ADDR   0x4B7U

◆ TUN_NO_CORR_LENGTH_MIPI_TX_2_MIPI_TX55_MASK

#define TUN_NO_CORR_LENGTH_MIPI_TX_2_MIPI_TX55_MASK   0x01U

◆ TUN_NO_CORR_LENGTH_MIPI_TX_2_MIPI_TX55_POS

#define TUN_NO_CORR_LENGTH_MIPI_TX_2_MIPI_TX55_POS   0U

◆ TUN_NO_CORR_MIPI_TX_1_MIPI_TX52_ADDR

#define TUN_NO_CORR_MIPI_TX_1_MIPI_TX52_ADDR   0x474U

◆ TUN_NO_CORR_MIPI_TX_1_MIPI_TX52_MASK

#define TUN_NO_CORR_MIPI_TX_1_MIPI_TX52_MASK   0x80U

◆ TUN_NO_CORR_MIPI_TX_1_MIPI_TX52_POS

#define TUN_NO_CORR_MIPI_TX_1_MIPI_TX52_POS   7U

◆ TUN_NO_CORR_MIPI_TX_2_MIPI_TX52_ADDR

#define TUN_NO_CORR_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U

◆ TUN_NO_CORR_MIPI_TX_2_MIPI_TX52_MASK

#define TUN_NO_CORR_MIPI_TX_2_MIPI_TX52_MASK   0x80U

◆ TUN_NO_CORR_MIPI_TX_2_MIPI_TX52_POS

#define TUN_NO_CORR_MIPI_TX_2_MIPI_TX52_POS   7U

◆ TUN_ONLY_1_MISC_PORT_TUN_ONLY_ADDR

#define TUN_ONLY_1_MISC_PORT_TUN_ONLY_ADDR   0x568U

◆ TUN_ONLY_1_MISC_PORT_TUN_ONLY_MASK

#define TUN_ONLY_1_MISC_PORT_TUN_ONLY_MASK   0x02U

◆ TUN_ONLY_1_MISC_PORT_TUN_ONLY_POS

#define TUN_ONLY_1_MISC_PORT_TUN_ONLY_POS   1U

◆ TUN_ONLY_2_MISC_PORT_TUN_ONLY_ADDR

#define TUN_ONLY_2_MISC_PORT_TUN_ONLY_ADDR   0x568U

◆ TUN_ONLY_2_MISC_PORT_TUN_ONLY_MASK

#define TUN_ONLY_2_MISC_PORT_TUN_ONLY_MASK   0x04U

◆ TUN_ONLY_2_MISC_PORT_TUN_ONLY_POS

#define TUN_ONLY_2_MISC_PORT_TUN_ONLY_POS   2U

◆ TUN_ONLY_CC_MISC_PORT_TUN_ONLY_ADDR

#define TUN_ONLY_CC_MISC_PORT_TUN_ONLY_ADDR   0x568U

◆ TUN_ONLY_CC_MISC_PORT_TUN_ONLY_MASK

#define TUN_ONLY_CC_MISC_PORT_TUN_ONLY_MASK   0x01U

◆ TUN_ONLY_CC_MISC_PORT_TUN_ONLY_POS

#define TUN_ONLY_CC_MISC_PORT_TUN_ONLY_POS   0U

◆ TUN_PKT_START_ADDR_MIPI_TX_1_MIPI_TX54_ADDR

#define TUN_PKT_START_ADDR_MIPI_TX_1_MIPI_TX54_ADDR   0x476U

◆ TUN_PKT_START_ADDR_MIPI_TX_1_MIPI_TX54_MASK

#define TUN_PKT_START_ADDR_MIPI_TX_1_MIPI_TX54_MASK   0xFFU

◆ TUN_PKT_START_ADDR_MIPI_TX_1_MIPI_TX54_POS

#define TUN_PKT_START_ADDR_MIPI_TX_1_MIPI_TX54_POS   0U

◆ TUN_PKT_START_ADDR_MIPI_TX_2_MIPI_TX54_ADDR

#define TUN_PKT_START_ADDR_MIPI_TX_2_MIPI_TX54_ADDR   0x4B6U

◆ TUN_PKT_START_ADDR_MIPI_TX_2_MIPI_TX54_MASK

#define TUN_PKT_START_ADDR_MIPI_TX_2_MIPI_TX54_MASK   0xFFU

◆ TUN_PKT_START_ADDR_MIPI_TX_2_MIPI_TX54_POS

#define TUN_PKT_START_ADDR_MIPI_TX_2_MIPI_TX54_POS   0U

◆ TUN_SER_LANE_NUM_MIPI_TX_1_MIPI_TX52_ADDR

#define TUN_SER_LANE_NUM_MIPI_TX_1_MIPI_TX52_ADDR   0x474U

◆ TUN_SER_LANE_NUM_MIPI_TX_1_MIPI_TX52_MASK

#define TUN_SER_LANE_NUM_MIPI_TX_1_MIPI_TX52_MASK   0x18U

◆ TUN_SER_LANE_NUM_MIPI_TX_1_MIPI_TX52_POS

#define TUN_SER_LANE_NUM_MIPI_TX_1_MIPI_TX52_POS   3U

◆ TUN_SER_LANE_NUM_MIPI_TX_2_MIPI_TX52_ADDR

#define TUN_SER_LANE_NUM_MIPI_TX_2_MIPI_TX52_ADDR   0x4B4U

◆ TUN_SER_LANE_NUM_MIPI_TX_2_MIPI_TX52_MASK

#define TUN_SER_LANE_NUM_MIPI_TX_2_MIPI_TX52_MASK   0x18U

◆ TUN_SER_LANE_NUM_MIPI_TX_2_MIPI_TX52_POS

#define TUN_SER_LANE_NUM_MIPI_TX_2_MIPI_TX52_POS   3U

◆ TUN_WAIT_VS_START_MIPI_TX_1_MIPI_TX51_ADDR

#define TUN_WAIT_VS_START_MIPI_TX_1_MIPI_TX51_ADDR   0x473U

◆ TUN_WAIT_VS_START_MIPI_TX_1_MIPI_TX51_MASK

#define TUN_WAIT_VS_START_MIPI_TX_1_MIPI_TX51_MASK   0xE0U

◆ TUN_WAIT_VS_START_MIPI_TX_1_MIPI_TX51_POS

#define TUN_WAIT_VS_START_MIPI_TX_1_MIPI_TX51_POS   5U

◆ TUN_WAIT_VS_START_MIPI_TX_2_MIPI_TX51_ADDR

#define TUN_WAIT_VS_START_MIPI_TX_2_MIPI_TX51_ADDR   0x4B3U

◆ TUN_WAIT_VS_START_MIPI_TX_2_MIPI_TX51_MASK

#define TUN_WAIT_VS_START_MIPI_TX_2_MIPI_TX51_MASK   0xE0U

◆ TUN_WAIT_VS_START_MIPI_TX_2_MIPI_TX51_POS

#define TUN_WAIT_VS_START_MIPI_TX_2_MIPI_TX51_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_0_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_0_GPIO_A_ADDR   0x52B0U

◆ TX_COMP_EN_B_GPIO0_B_0_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_0_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_0_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_0_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_10_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_10_GPIO_A_ADDR   0x52CEU

◆ TX_COMP_EN_B_GPIO0_B_10_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_10_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_10_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_10_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_11_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_11_GPIO_A_ADDR   0x52D1U

◆ TX_COMP_EN_B_GPIO0_B_11_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_11_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_11_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_11_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_12_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_12_GPIO_A_ADDR   0x52D4U

◆ TX_COMP_EN_B_GPIO0_B_12_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_12_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_12_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_12_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_1_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_1_GPIO_A_ADDR   0x52B3U

◆ TX_COMP_EN_B_GPIO0_B_1_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_1_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_1_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_1_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_2_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_2_GPIO_A_ADDR   0x52B6U

◆ TX_COMP_EN_B_GPIO0_B_2_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_2_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_2_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_2_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_3_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_3_GPIO_A_ADDR   0x52B9U

◆ TX_COMP_EN_B_GPIO0_B_3_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_3_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_3_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_3_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_4_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_4_GPIO_A_ADDR   0x52BCU

◆ TX_COMP_EN_B_GPIO0_B_4_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_4_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_4_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_4_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_5_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_5_GPIO_A_ADDR   0x52BFU

◆ TX_COMP_EN_B_GPIO0_B_5_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_5_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_5_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_5_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_6_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_6_GPIO_A_ADDR   0x52C2U

◆ TX_COMP_EN_B_GPIO0_B_6_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_6_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_6_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_6_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_7_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_7_GPIO_A_ADDR   0x52C5U

◆ TX_COMP_EN_B_GPIO0_B_7_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_7_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_7_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_7_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_8_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_8_GPIO_A_ADDR   0x52C8U

◆ TX_COMP_EN_B_GPIO0_B_8_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_8_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_8_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_8_GPIO_A_POS   5U

◆ TX_COMP_EN_B_GPIO0_B_9_GPIO_A_ADDR

#define TX_COMP_EN_B_GPIO0_B_9_GPIO_A_ADDR   0x52CBU

◆ TX_COMP_EN_B_GPIO0_B_9_GPIO_A_MASK

#define TX_COMP_EN_B_GPIO0_B_9_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_B_GPIO0_B_9_GPIO_A_POS

#define TX_COMP_EN_B_GPIO0_B_9_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO0_0_GPIO_A_ADDR

#define TX_COMP_EN_GPIO0_0_GPIO_A_ADDR   0x2B0U

◆ TX_COMP_EN_GPIO0_0_GPIO_A_MASK

#define TX_COMP_EN_GPIO0_0_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO0_0_GPIO_A_POS

#define TX_COMP_EN_GPIO0_0_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO10_10_GPIO_A_ADDR

#define TX_COMP_EN_GPIO10_10_GPIO_A_ADDR   0x2CEU

◆ TX_COMP_EN_GPIO10_10_GPIO_A_MASK

#define TX_COMP_EN_GPIO10_10_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO10_10_GPIO_A_POS

#define TX_COMP_EN_GPIO10_10_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO11_11_GPIO_A_ADDR

#define TX_COMP_EN_GPIO11_11_GPIO_A_ADDR   0x2D1U

◆ TX_COMP_EN_GPIO11_11_GPIO_A_MASK

#define TX_COMP_EN_GPIO11_11_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO11_11_GPIO_A_POS

#define TX_COMP_EN_GPIO11_11_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO12_12_GPIO_A_ADDR

#define TX_COMP_EN_GPIO12_12_GPIO_A_ADDR   0x2D4U

◆ TX_COMP_EN_GPIO12_12_GPIO_A_MASK

#define TX_COMP_EN_GPIO12_12_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO12_12_GPIO_A_POS

#define TX_COMP_EN_GPIO12_12_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO1_1_GPIO_A_ADDR

#define TX_COMP_EN_GPIO1_1_GPIO_A_ADDR   0x2B3U

◆ TX_COMP_EN_GPIO1_1_GPIO_A_MASK

#define TX_COMP_EN_GPIO1_1_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO1_1_GPIO_A_POS

#define TX_COMP_EN_GPIO1_1_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO2_2_GPIO_A_ADDR

#define TX_COMP_EN_GPIO2_2_GPIO_A_ADDR   0x2B6U

◆ TX_COMP_EN_GPIO2_2_GPIO_A_MASK

#define TX_COMP_EN_GPIO2_2_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO2_2_GPIO_A_POS

#define TX_COMP_EN_GPIO2_2_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO3_3_GPIO_A_ADDR

#define TX_COMP_EN_GPIO3_3_GPIO_A_ADDR   0x2B9U

◆ TX_COMP_EN_GPIO3_3_GPIO_A_MASK

#define TX_COMP_EN_GPIO3_3_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO3_3_GPIO_A_POS

#define TX_COMP_EN_GPIO3_3_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO4_4_GPIO_A_ADDR

#define TX_COMP_EN_GPIO4_4_GPIO_A_ADDR   0x2BCU

◆ TX_COMP_EN_GPIO4_4_GPIO_A_MASK

#define TX_COMP_EN_GPIO4_4_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO4_4_GPIO_A_POS

#define TX_COMP_EN_GPIO4_4_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO5_5_GPIO_A_ADDR

#define TX_COMP_EN_GPIO5_5_GPIO_A_ADDR   0x2BFU

◆ TX_COMP_EN_GPIO5_5_GPIO_A_MASK

#define TX_COMP_EN_GPIO5_5_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO5_5_GPIO_A_POS

#define TX_COMP_EN_GPIO5_5_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO6_6_GPIO_A_ADDR

#define TX_COMP_EN_GPIO6_6_GPIO_A_ADDR   0x2C2U

◆ TX_COMP_EN_GPIO6_6_GPIO_A_MASK

#define TX_COMP_EN_GPIO6_6_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO6_6_GPIO_A_POS

#define TX_COMP_EN_GPIO6_6_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO7_7_GPIO_A_ADDR

#define TX_COMP_EN_GPIO7_7_GPIO_A_ADDR   0x2C5U

◆ TX_COMP_EN_GPIO7_7_GPIO_A_MASK

#define TX_COMP_EN_GPIO7_7_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO7_7_GPIO_A_POS

#define TX_COMP_EN_GPIO7_7_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO8_8_GPIO_A_ADDR

#define TX_COMP_EN_GPIO8_8_GPIO_A_ADDR   0x2C8U

◆ TX_COMP_EN_GPIO8_8_GPIO_A_MASK

#define TX_COMP_EN_GPIO8_8_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO8_8_GPIO_A_POS

#define TX_COMP_EN_GPIO8_8_GPIO_A_POS   5U

◆ TX_COMP_EN_GPIO9_9_GPIO_A_ADDR

#define TX_COMP_EN_GPIO9_9_GPIO_A_ADDR   0x2CBU

◆ TX_COMP_EN_GPIO9_9_GPIO_A_MASK

#define TX_COMP_EN_GPIO9_9_GPIO_A_MASK   0x20U

◆ TX_COMP_EN_GPIO9_9_GPIO_A_POS

#define TX_COMP_EN_GPIO9_9_GPIO_A_POS   5U

◆ TX_CRC_EN_B_CFGC_B_CC_TR0_ADDR

#define TX_CRC_EN_B_CFGC_B_CC_TR0_ADDR   0x5070U

◆ TX_CRC_EN_B_CFGC_B_CC_TR0_MASK

#define TX_CRC_EN_B_CFGC_B_CC_TR0_MASK   0x80U

◆ TX_CRC_EN_B_CFGC_B_CC_TR0_POS

#define TX_CRC_EN_B_CFGC_B_CC_TR0_POS   7U

◆ TX_CRC_EN_B_CFGC_B_IIC_X_TR0_ADDR

#define TX_CRC_EN_B_CFGC_B_IIC_X_TR0_ADDR   0x5080U

◆ TX_CRC_EN_B_CFGC_B_IIC_X_TR0_MASK

#define TX_CRC_EN_B_CFGC_B_IIC_X_TR0_MASK   0x80U

◆ TX_CRC_EN_B_CFGC_B_IIC_X_TR0_POS

#define TX_CRC_EN_B_CFGC_B_IIC_X_TR0_POS   7U

◆ TX_CRC_EN_B_CFGC_B_IIC_Y_TR0_ADDR

#define TX_CRC_EN_B_CFGC_B_IIC_Y_TR0_ADDR   0x5088U

◆ TX_CRC_EN_B_CFGC_B_IIC_Y_TR0_MASK

#define TX_CRC_EN_B_CFGC_B_IIC_Y_TR0_MASK   0x80U

◆ TX_CRC_EN_B_CFGC_B_IIC_Y_TR0_POS

#define TX_CRC_EN_B_CFGC_B_IIC_Y_TR0_POS   7U

◆ TX_CRC_EN_B_CFGI_B_INFOFR_TR0_ADDR

#define TX_CRC_EN_B_CFGI_B_INFOFR_TR0_ADDR   0x5060U

◆ TX_CRC_EN_B_CFGI_B_INFOFR_TR0_MASK

#define TX_CRC_EN_B_CFGI_B_INFOFR_TR0_MASK   0x80U

◆ TX_CRC_EN_B_CFGI_B_INFOFR_TR0_POS

#define TX_CRC_EN_B_CFGI_B_INFOFR_TR0_POS   7U

◆ TX_CRC_EN_B_CFGL_B_GPIO_TR0_ADDR

#define TX_CRC_EN_B_CFGL_B_GPIO_TR0_ADDR   0x5078U

◆ TX_CRC_EN_B_CFGL_B_GPIO_TR0_MASK

#define TX_CRC_EN_B_CFGL_B_GPIO_TR0_MASK   0x80U

◆ TX_CRC_EN_B_CFGL_B_GPIO_TR0_POS

#define TX_CRC_EN_B_CFGL_B_GPIO_TR0_POS   7U

◆ TX_CRC_EN_CFGC_CC_TR0_ADDR

#define TX_CRC_EN_CFGC_CC_TR0_ADDR   0x70U

◆ TX_CRC_EN_CFGC_CC_TR0_MASK

#define TX_CRC_EN_CFGC_CC_TR0_MASK   0x80U

◆ TX_CRC_EN_CFGC_CC_TR0_POS

#define TX_CRC_EN_CFGC_CC_TR0_POS   7U

◆ TX_CRC_EN_CFGC_IIC_X_TR0_ADDR

#define TX_CRC_EN_CFGC_IIC_X_TR0_ADDR   0x80U

◆ TX_CRC_EN_CFGC_IIC_X_TR0_MASK

#define TX_CRC_EN_CFGC_IIC_X_TR0_MASK   0x80U

◆ TX_CRC_EN_CFGC_IIC_X_TR0_POS

#define TX_CRC_EN_CFGC_IIC_X_TR0_POS   7U

◆ TX_CRC_EN_CFGC_IIC_Y_TR0_ADDR

#define TX_CRC_EN_CFGC_IIC_Y_TR0_ADDR   0x88U

◆ TX_CRC_EN_CFGC_IIC_Y_TR0_MASK

#define TX_CRC_EN_CFGC_IIC_Y_TR0_MASK   0x80U

◆ TX_CRC_EN_CFGC_IIC_Y_TR0_POS

#define TX_CRC_EN_CFGC_IIC_Y_TR0_POS   7U

◆ TX_CRC_EN_CFGI_INFOFR_TR0_ADDR

#define TX_CRC_EN_CFGI_INFOFR_TR0_ADDR   0x60U

◆ TX_CRC_EN_CFGI_INFOFR_TR0_MASK

#define TX_CRC_EN_CFGI_INFOFR_TR0_MASK   0x80U

◆ TX_CRC_EN_CFGI_INFOFR_TR0_POS

#define TX_CRC_EN_CFGI_INFOFR_TR0_POS   7U

◆ TX_CRC_EN_CFGL_GPIO_TR0_ADDR

#define TX_CRC_EN_CFGL_GPIO_TR0_ADDR   0x78U

◆ TX_CRC_EN_CFGL_GPIO_TR0_MASK

#define TX_CRC_EN_CFGL_GPIO_TR0_MASK   0x80U

◆ TX_CRC_EN_CFGL_GPIO_TR0_POS

#define TX_CRC_EN_CFGL_GPIO_TR0_POS   7U

◆ TX_CRC_EN_CFGL_SPI_TR0_ADDR

#define TX_CRC_EN_CFGL_SPI_TR0_ADDR   0x68U

◆ TX_CRC_EN_CFGL_SPI_TR0_MASK

#define TX_CRC_EN_CFGL_SPI_TR0_MASK   0x80U

◆ TX_CRC_EN_CFGL_SPI_TR0_POS

#define TX_CRC_EN_CFGL_SPI_TR0_POS   7U

◆ TX_RATE_B_DEV_REG4_ADDR

#define TX_RATE_B_DEV_REG4_ADDR   0x04U

◆ TX_RATE_B_DEV_REG4_MASK

#define TX_RATE_B_DEV_REG4_MASK   0x0CU

◆ TX_RATE_B_DEV_REG4_POS

#define TX_RATE_B_DEV_REG4_POS   2U

◆ TX_RATE_DEV_REG1_ADDR

#define TX_RATE_DEV_REG1_ADDR   0x01U

◆ TX_RATE_DEV_REG1_MASK

#define TX_RATE_DEV_REG1_MASK   0x0CU

◆ TX_RATE_DEV_REG1_POS

#define TX_RATE_DEV_REG1_POS   2U

◆ TX_SRC_ID_B_CFGC_B_CC_TR3_ADDR

#define TX_SRC_ID_B_CFGC_B_CC_TR3_ADDR   0x5073U

◆ TX_SRC_ID_B_CFGC_B_CC_TR3_MASK

#define TX_SRC_ID_B_CFGC_B_CC_TR3_MASK   0x07U

◆ TX_SRC_ID_B_CFGC_B_CC_TR3_POS

#define TX_SRC_ID_B_CFGC_B_CC_TR3_POS   0U

◆ TX_SRC_ID_B_CFGC_B_IIC_X_TR3_ADDR

#define TX_SRC_ID_B_CFGC_B_IIC_X_TR3_ADDR   0x5083U

◆ TX_SRC_ID_B_CFGC_B_IIC_X_TR3_MASK

#define TX_SRC_ID_B_CFGC_B_IIC_X_TR3_MASK   0x07U

◆ TX_SRC_ID_B_CFGC_B_IIC_X_TR3_POS

#define TX_SRC_ID_B_CFGC_B_IIC_X_TR3_POS   0U

◆ TX_SRC_ID_B_CFGC_B_IIC_Y_TR3_ADDR

#define TX_SRC_ID_B_CFGC_B_IIC_Y_TR3_ADDR   0x508BU

◆ TX_SRC_ID_B_CFGC_B_IIC_Y_TR3_MASK

#define TX_SRC_ID_B_CFGC_B_IIC_Y_TR3_MASK   0x07U

◆ TX_SRC_ID_B_CFGC_B_IIC_Y_TR3_POS

#define TX_SRC_ID_B_CFGC_B_IIC_Y_TR3_POS   0U

◆ TX_SRC_ID_B_CFGI_B_INFOFR_TR3_ADDR

#define TX_SRC_ID_B_CFGI_B_INFOFR_TR3_ADDR   0x5063U

◆ TX_SRC_ID_B_CFGI_B_INFOFR_TR3_MASK

#define TX_SRC_ID_B_CFGI_B_INFOFR_TR3_MASK   0x07U

◆ TX_SRC_ID_B_CFGI_B_INFOFR_TR3_POS

#define TX_SRC_ID_B_CFGI_B_INFOFR_TR3_POS   0U

◆ TX_SRC_ID_B_CFGL_B_GPIO_TR3_ADDR

#define TX_SRC_ID_B_CFGL_B_GPIO_TR3_ADDR   0x507BU

◆ TX_SRC_ID_B_CFGL_B_GPIO_TR3_MASK

#define TX_SRC_ID_B_CFGL_B_GPIO_TR3_MASK   0x07U

◆ TX_SRC_ID_B_CFGL_B_GPIO_TR3_POS

#define TX_SRC_ID_B_CFGL_B_GPIO_TR3_POS   0U

◆ TX_SRC_ID_CFGC_CC_TR3_ADDR

#define TX_SRC_ID_CFGC_CC_TR3_ADDR   0x73U

◆ TX_SRC_ID_CFGC_CC_TR3_MASK

#define TX_SRC_ID_CFGC_CC_TR3_MASK   0x07U

◆ TX_SRC_ID_CFGC_CC_TR3_POS

#define TX_SRC_ID_CFGC_CC_TR3_POS   0U

◆ TX_SRC_ID_CFGC_IIC_X_TR3_ADDR

#define TX_SRC_ID_CFGC_IIC_X_TR3_ADDR   0x83U

◆ TX_SRC_ID_CFGC_IIC_X_TR3_MASK

#define TX_SRC_ID_CFGC_IIC_X_TR3_MASK   0x07U

◆ TX_SRC_ID_CFGC_IIC_X_TR3_POS

#define TX_SRC_ID_CFGC_IIC_X_TR3_POS   0U

◆ TX_SRC_ID_CFGC_IIC_Y_TR3_ADDR

#define TX_SRC_ID_CFGC_IIC_Y_TR3_ADDR   0x8BU

◆ TX_SRC_ID_CFGC_IIC_Y_TR3_MASK

#define TX_SRC_ID_CFGC_IIC_Y_TR3_MASK   0x07U

◆ TX_SRC_ID_CFGC_IIC_Y_TR3_POS

#define TX_SRC_ID_CFGC_IIC_Y_TR3_POS   0U

◆ TX_SRC_ID_CFGI_INFOFR_TR3_ADDR

#define TX_SRC_ID_CFGI_INFOFR_TR3_ADDR   0x63U

◆ TX_SRC_ID_CFGI_INFOFR_TR3_MASK

#define TX_SRC_ID_CFGI_INFOFR_TR3_MASK   0x07U

◆ TX_SRC_ID_CFGI_INFOFR_TR3_POS

#define TX_SRC_ID_CFGI_INFOFR_TR3_POS   0U

◆ TX_SRC_ID_CFGL_GPIO_TR3_ADDR

#define TX_SRC_ID_CFGL_GPIO_TR3_ADDR   0x7BU

◆ TX_SRC_ID_CFGL_GPIO_TR3_MASK

#define TX_SRC_ID_CFGL_GPIO_TR3_MASK   0x07U

◆ TX_SRC_ID_CFGL_GPIO_TR3_POS

#define TX_SRC_ID_CFGL_GPIO_TR3_POS   0U

◆ TX_SRC_ID_CFGL_SPI_TR3_ADDR

#define TX_SRC_ID_CFGL_SPI_TR3_ADDR   0x6BU

◆ TX_SRC_ID_CFGL_SPI_TR3_MASK

#define TX_SRC_ID_CFGL_SPI_TR3_MASK   0x07U

◆ TX_SRC_ID_CFGL_SPI_TR3_POS

#define TX_SRC_ID_CFGL_SPI_TR3_POS   0U

◆ TXAMPLMAN_RLMS_A_RLMS95_ADDR

#define TXAMPLMAN_RLMS_A_RLMS95_ADDR   0x1495U

◆ TXAMPLMAN_RLMS_A_RLMS95_MASK

#define TXAMPLMAN_RLMS_A_RLMS95_MASK   0x3FU

◆ TXAMPLMAN_RLMS_A_RLMS95_POS

#define TXAMPLMAN_RLMS_A_RLMS95_POS   0U

◆ TXAMPLMAN_RLMS_B_RLMS95_ADDR

#define TXAMPLMAN_RLMS_B_RLMS95_ADDR   0x1595U

◆ TXAMPLMAN_RLMS_B_RLMS95_MASK

#define TXAMPLMAN_RLMS_B_RLMS95_MASK   0x3FU

◆ TXAMPLMAN_RLMS_B_RLMS95_POS

#define TXAMPLMAN_RLMS_B_RLMS95_POS   0U

◆ TXAMPLMANEN_RLMS_A_RLMS95_ADDR

#define TXAMPLMANEN_RLMS_A_RLMS95_ADDR   0x1495U

◆ TXAMPLMANEN_RLMS_A_RLMS95_MASK

#define TXAMPLMANEN_RLMS_A_RLMS95_MASK   0x80U

◆ TXAMPLMANEN_RLMS_A_RLMS95_POS

#define TXAMPLMANEN_RLMS_A_RLMS95_POS   7U

◆ TXAMPLMANEN_RLMS_B_RLMS95_ADDR

#define TXAMPLMANEN_RLMS_B_RLMS95_ADDR   0x1595U

◆ TXAMPLMANEN_RLMS_B_RLMS95_MASK

#define TXAMPLMANEN_RLMS_B_RLMS95_MASK   0x80U

◆ TXAMPLMANEN_RLMS_B_RLMS95_POS

#define TXAMPLMANEN_RLMS_B_RLMS95_POS   7U

◆ TXSSCCENSPRST_RLMS_A_RLMS71_ADDR

#define TXSSCCENSPRST_RLMS_A_RLMS71_ADDR   0x1471U

◆ TXSSCCENSPRST_RLMS_A_RLMS71_MASK

#define TXSSCCENSPRST_RLMS_A_RLMS71_MASK   0x7EU

◆ TXSSCCENSPRST_RLMS_A_RLMS71_POS

#define TXSSCCENSPRST_RLMS_A_RLMS71_POS   1U

◆ TXSSCCENSPRST_RLMS_B_RLMS71_ADDR

#define TXSSCCENSPRST_RLMS_B_RLMS71_ADDR   0x1571U

◆ TXSSCCENSPRST_RLMS_B_RLMS71_MASK

#define TXSSCCENSPRST_RLMS_B_RLMS71_MASK   0x7EU

◆ TXSSCCENSPRST_RLMS_B_RLMS71_POS

#define TXSSCCENSPRST_RLMS_B_RLMS71_POS   1U

◆ TXSSCEN_RLMS_A_RLMS71_ADDR

#define TXSSCEN_RLMS_A_RLMS71_ADDR   0x1471U

◆ TXSSCEN_RLMS_A_RLMS71_MASK

#define TXSSCEN_RLMS_A_RLMS71_MASK   0x01U

◆ TXSSCEN_RLMS_A_RLMS71_POS

#define TXSSCEN_RLMS_A_RLMS71_POS   0U

◆ TXSSCEN_RLMS_B_RLMS71_ADDR

#define TXSSCEN_RLMS_B_RLMS71_ADDR   0x1571U

◆ TXSSCEN_RLMS_B_RLMS71_MASK

#define TXSSCEN_RLMS_B_RLMS71_MASK   0x01U

◆ TXSSCEN_RLMS_B_RLMS71_POS

#define TXSSCEN_RLMS_B_RLMS71_POS   0U

◆ TXSSCFRQCTRL_RLMS_A_RLMS70_ADDR

#define TXSSCFRQCTRL_RLMS_A_RLMS70_ADDR   0x1470U

◆ TXSSCFRQCTRL_RLMS_A_RLMS70_MASK

#define TXSSCFRQCTRL_RLMS_A_RLMS70_MASK   0x7FU

◆ TXSSCFRQCTRL_RLMS_A_RLMS70_POS

#define TXSSCFRQCTRL_RLMS_A_RLMS70_POS   0U

◆ TXSSCFRQCTRL_RLMS_B_RLMS70_ADDR

#define TXSSCFRQCTRL_RLMS_B_RLMS70_ADDR   0x1570U

◆ TXSSCFRQCTRL_RLMS_B_RLMS70_MASK

#define TXSSCFRQCTRL_RLMS_B_RLMS70_MASK   0x7FU

◆ TXSSCFRQCTRL_RLMS_B_RLMS70_POS

#define TXSSCFRQCTRL_RLMS_B_RLMS70_POS   0U

◆ TXSSCMODE_RLMS_A_RLMS64_ADDR

#define TXSSCMODE_RLMS_A_RLMS64_ADDR   0x1464U

◆ TXSSCMODE_RLMS_A_RLMS64_MASK

#define TXSSCMODE_RLMS_A_RLMS64_MASK   0x03U

◆ TXSSCMODE_RLMS_A_RLMS64_POS

#define TXSSCMODE_RLMS_A_RLMS64_POS   0U

◆ TXSSCMODE_RLMS_B_RLMS64_ADDR

#define TXSSCMODE_RLMS_B_RLMS64_ADDR   0x1564U

◆ TXSSCMODE_RLMS_B_RLMS64_MASK

#define TXSSCMODE_RLMS_B_RLMS64_MASK   0x03U

◆ TXSSCMODE_RLMS_B_RLMS64_POS

#define TXSSCMODE_RLMS_B_RLMS64_POS   0U

◆ TXSSCPHH_RLMS_A_RLMS75_ADDR

#define TXSSCPHH_RLMS_A_RLMS75_ADDR   0x1475U

◆ TXSSCPHH_RLMS_A_RLMS75_MASK

#define TXSSCPHH_RLMS_A_RLMS75_MASK   0x7FU

◆ TXSSCPHH_RLMS_A_RLMS75_POS

#define TXSSCPHH_RLMS_A_RLMS75_POS   0U

◆ TXSSCPHH_RLMS_B_RLMS75_ADDR

#define TXSSCPHH_RLMS_B_RLMS75_ADDR   0x1575U

◆ TXSSCPHH_RLMS_B_RLMS75_MASK

#define TXSSCPHH_RLMS_B_RLMS75_MASK   0x7FU

◆ TXSSCPHH_RLMS_B_RLMS75_POS

#define TXSSCPHH_RLMS_B_RLMS75_POS   0U

◆ TXSSCPHL_RLMS_A_RLMS74_ADDR

#define TXSSCPHL_RLMS_A_RLMS74_ADDR   0x1474U

◆ TXSSCPHL_RLMS_A_RLMS74_MASK

#define TXSSCPHL_RLMS_A_RLMS74_MASK   0xFFU

◆ TXSSCPHL_RLMS_A_RLMS74_POS

#define TXSSCPHL_RLMS_A_RLMS74_POS   0U

◆ TXSSCPHL_RLMS_B_RLMS74_ADDR

#define TXSSCPHL_RLMS_B_RLMS74_ADDR   0x1574U

◆ TXSSCPHL_RLMS_B_RLMS74_MASK

#define TXSSCPHL_RLMS_B_RLMS74_MASK   0xFFU

◆ TXSSCPHL_RLMS_B_RLMS74_POS

#define TXSSCPHL_RLMS_B_RLMS74_POS   0U

◆ TXSSCPRESCLH_RLMS_A_RLMS73_ADDR

#define TXSSCPRESCLH_RLMS_A_RLMS73_ADDR   0x1473U

◆ TXSSCPRESCLH_RLMS_A_RLMS73_MASK

#define TXSSCPRESCLH_RLMS_A_RLMS73_MASK   0x07U

◆ TXSSCPRESCLH_RLMS_A_RLMS73_POS

#define TXSSCPRESCLH_RLMS_A_RLMS73_POS   0U

◆ TXSSCPRESCLH_RLMS_B_RLMS73_ADDR

#define TXSSCPRESCLH_RLMS_B_RLMS73_ADDR   0x1573U

◆ TXSSCPRESCLH_RLMS_B_RLMS73_MASK

#define TXSSCPRESCLH_RLMS_B_RLMS73_MASK   0x07U

◆ TXSSCPRESCLH_RLMS_B_RLMS73_POS

#define TXSSCPRESCLH_RLMS_B_RLMS73_POS   0U

◆ TXSSCPRESCLL_RLMS_A_RLMS72_ADDR

#define TXSSCPRESCLL_RLMS_A_RLMS72_ADDR   0x1472U

◆ TXSSCPRESCLL_RLMS_A_RLMS72_MASK

#define TXSSCPRESCLL_RLMS_A_RLMS72_MASK   0xFFU

◆ TXSSCPRESCLL_RLMS_A_RLMS72_POS

#define TXSSCPRESCLL_RLMS_A_RLMS72_POS   0U

◆ TXSSCPRESCLL_RLMS_B_RLMS72_ADDR

#define TXSSCPRESCLL_RLMS_B_RLMS72_ADDR   0x1572U

◆ TXSSCPRESCLL_RLMS_B_RLMS72_MASK

#define TXSSCPRESCLL_RLMS_B_RLMS72_MASK   0xFFU

◆ TXSSCPRESCLL_RLMS_B_RLMS72_POS

#define TXSSCPRESCLL_RLMS_B_RLMS72_POS   0U

◆ UART_0_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR

#define UART_0_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U

◆ UART_0_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK

#define UART_0_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK   0x01U

◆ UART_0_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS

#define UART_0_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS   0U

◆ UART_1_EN_DEV_REG3_ADDR

#define UART_1_EN_DEV_REG3_ADDR   0x03U

◆ UART_1_EN_DEV_REG3_MASK

#define UART_1_EN_DEV_REG3_MASK   0x10U

◆ UART_1_EN_DEV_REG3_POS

#define UART_1_EN_DEV_REG3_POS   4U

◆ UART_1_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR

#define UART_1_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U

◆ UART_1_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK

#define UART_1_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK   0x02U

◆ UART_1_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS

#define UART_1_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS   1U

◆ UART_2_EN_DEV_REG3_ADDR

#define UART_2_EN_DEV_REG3_ADDR   0x03U

◆ UART_2_EN_DEV_REG3_MASK

#define UART_2_EN_DEV_REG3_MASK   0x20U

◆ UART_2_EN_DEV_REG3_POS

#define UART_2_EN_DEV_REG3_POS   5U

◆ UART_2_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR

#define UART_2_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U

◆ UART_2_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK

#define UART_2_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_MASK   0x04U

◆ UART_2_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS

#define UART_2_LINK_SELECT_VIDEO_PIPE_SEL_LINK_SEL_POS   2U

◆ UART_PT_SWAP_DEV_REG3_ADDR

#define UART_PT_SWAP_DEV_REG3_ADDR   0x03U

◆ UART_PT_SWAP_DEV_REG3_MASK

#define UART_PT_SWAP_DEV_REG3_MASK   0x40U

◆ UART_PT_SWAP_DEV_REG3_POS

#define UART_PT_SWAP_DEV_REG3_POS   6U

◆ UART_RX_OVERFLOW_CC_I2C_7_ADDR

#define UART_RX_OVERFLOW_CC_I2C_7_ADDR   0x47U

◆ UART_RX_OVERFLOW_CC_I2C_7_MASK

#define UART_RX_OVERFLOW_CC_I2C_7_MASK   0x80U

◆ UART_RX_OVERFLOW_CC_I2C_7_POS

#define UART_RX_OVERFLOW_CC_I2C_7_POS   7U

◆ UART_TX_OVERFLOW_CC_I2C_7_ADDR

#define UART_TX_OVERFLOW_CC_I2C_7_ADDR   0x47U

◆ UART_TX_OVERFLOW_CC_I2C_7_MASK

#define UART_TX_OVERFLOW_CC_I2C_7_MASK   0x40U

◆ UART_TX_OVERFLOW_CC_I2C_7_POS

#define UART_TX_OVERFLOW_CC_I2C_7_POS   6U

◆ UNCORRECTABLE_BLOCKS_0_B_FEC_B_BLOCKS_UNCORRECTABLE_0_ADDR

#define UNCORRECTABLE_BLOCKS_0_B_FEC_B_BLOCKS_UNCORRECTABLE_0_ADDR   0x2120U

◆ UNCORRECTABLE_BLOCKS_0_B_FEC_B_BLOCKS_UNCORRECTABLE_0_MASK

#define UNCORRECTABLE_BLOCKS_0_B_FEC_B_BLOCKS_UNCORRECTABLE_0_MASK   0xFFU

◆ UNCORRECTABLE_BLOCKS_0_B_FEC_B_BLOCKS_UNCORRECTABLE_0_POS

#define UNCORRECTABLE_BLOCKS_0_B_FEC_B_BLOCKS_UNCORRECTABLE_0_POS   0U

◆ UNCORRECTABLE_BLOCKS_0_FEC_BLOCKS_UNCORRECTABLE_0_ADDR

#define UNCORRECTABLE_BLOCKS_0_FEC_BLOCKS_UNCORRECTABLE_0_ADDR   0x2020U

◆ UNCORRECTABLE_BLOCKS_0_FEC_BLOCKS_UNCORRECTABLE_0_MASK

#define UNCORRECTABLE_BLOCKS_0_FEC_BLOCKS_UNCORRECTABLE_0_MASK   0xFFU

◆ UNCORRECTABLE_BLOCKS_0_FEC_BLOCKS_UNCORRECTABLE_0_POS

#define UNCORRECTABLE_BLOCKS_0_FEC_BLOCKS_UNCORRECTABLE_0_POS   0U

◆ UNCORRECTABLE_BLOCKS_1_B_FEC_B_BLOCKS_UNCORRECTABLE_1_ADDR

#define UNCORRECTABLE_BLOCKS_1_B_FEC_B_BLOCKS_UNCORRECTABLE_1_ADDR   0x2121U

◆ UNCORRECTABLE_BLOCKS_1_B_FEC_B_BLOCKS_UNCORRECTABLE_1_MASK

#define UNCORRECTABLE_BLOCKS_1_B_FEC_B_BLOCKS_UNCORRECTABLE_1_MASK   0xFFU

◆ UNCORRECTABLE_BLOCKS_1_B_FEC_B_BLOCKS_UNCORRECTABLE_1_POS

#define UNCORRECTABLE_BLOCKS_1_B_FEC_B_BLOCKS_UNCORRECTABLE_1_POS   0U

◆ UNCORRECTABLE_BLOCKS_1_FEC_BLOCKS_UNCORRECTABLE_1_ADDR

#define UNCORRECTABLE_BLOCKS_1_FEC_BLOCKS_UNCORRECTABLE_1_ADDR   0x2021U

◆ UNCORRECTABLE_BLOCKS_1_FEC_BLOCKS_UNCORRECTABLE_1_MASK

#define UNCORRECTABLE_BLOCKS_1_FEC_BLOCKS_UNCORRECTABLE_1_MASK   0xFFU

◆ UNCORRECTABLE_BLOCKS_1_FEC_BLOCKS_UNCORRECTABLE_1_POS

#define UNCORRECTABLE_BLOCKS_1_FEC_BLOCKS_UNCORRECTABLE_1_POS   0U

◆ UNCORRECTABLE_BLOCKS_2_B_FEC_B_BLOCKS_UNCORRECTABLE_2_ADDR

#define UNCORRECTABLE_BLOCKS_2_B_FEC_B_BLOCKS_UNCORRECTABLE_2_ADDR   0x2122U

◆ UNCORRECTABLE_BLOCKS_2_B_FEC_B_BLOCKS_UNCORRECTABLE_2_MASK

#define UNCORRECTABLE_BLOCKS_2_B_FEC_B_BLOCKS_UNCORRECTABLE_2_MASK   0xFFU

◆ UNCORRECTABLE_BLOCKS_2_B_FEC_B_BLOCKS_UNCORRECTABLE_2_POS

#define UNCORRECTABLE_BLOCKS_2_B_FEC_B_BLOCKS_UNCORRECTABLE_2_POS   0U

◆ UNCORRECTABLE_BLOCKS_2_FEC_BLOCKS_UNCORRECTABLE_2_ADDR

#define UNCORRECTABLE_BLOCKS_2_FEC_BLOCKS_UNCORRECTABLE_2_ADDR   0x2022U

◆ UNCORRECTABLE_BLOCKS_2_FEC_BLOCKS_UNCORRECTABLE_2_MASK

#define UNCORRECTABLE_BLOCKS_2_FEC_BLOCKS_UNCORRECTABLE_2_MASK   0xFFU

◆ UNCORRECTABLE_BLOCKS_2_FEC_BLOCKS_UNCORRECTABLE_2_POS

#define UNCORRECTABLE_BLOCKS_2_FEC_BLOCKS_UNCORRECTABLE_2_POS   0U

◆ UNCORRECTABLE_BLOCKS_3_B_FEC_B_BLOCKS_UNCORRECTABLE_3_ADDR

#define UNCORRECTABLE_BLOCKS_3_B_FEC_B_BLOCKS_UNCORRECTABLE_3_ADDR   0x2123U

◆ UNCORRECTABLE_BLOCKS_3_B_FEC_B_BLOCKS_UNCORRECTABLE_3_MASK

#define UNCORRECTABLE_BLOCKS_3_B_FEC_B_BLOCKS_UNCORRECTABLE_3_MASK   0xFFU

◆ UNCORRECTABLE_BLOCKS_3_B_FEC_B_BLOCKS_UNCORRECTABLE_3_POS

#define UNCORRECTABLE_BLOCKS_3_B_FEC_B_BLOCKS_UNCORRECTABLE_3_POS   0U

◆ UNCORRECTABLE_BLOCKS_3_FEC_BLOCKS_UNCORRECTABLE_3_ADDR

#define UNCORRECTABLE_BLOCKS_3_FEC_BLOCKS_UNCORRECTABLE_3_ADDR   0x2023U

◆ UNCORRECTABLE_BLOCKS_3_FEC_BLOCKS_UNCORRECTABLE_3_MASK

#define UNCORRECTABLE_BLOCKS_3_FEC_BLOCKS_UNCORRECTABLE_3_MASK   0xFFU

◆ UNCORRECTABLE_BLOCKS_3_FEC_BLOCKS_UNCORRECTABLE_3_POS

#define UNCORRECTABLE_BLOCKS_3_FEC_BLOCKS_UNCORRECTABLE_3_POS   0U

◆ UNCORRECTED_ERROR_THRESHOLD_0_B_FEC_B_ERROR_THRESHOLD_0_ADDR

#define UNCORRECTED_ERROR_THRESHOLD_0_B_FEC_B_ERROR_THRESHOLD_0_ADDR   0x210CU

◆ UNCORRECTED_ERROR_THRESHOLD_0_B_FEC_B_ERROR_THRESHOLD_0_MASK

#define UNCORRECTED_ERROR_THRESHOLD_0_B_FEC_B_ERROR_THRESHOLD_0_MASK   0xFFU

◆ UNCORRECTED_ERROR_THRESHOLD_0_B_FEC_B_ERROR_THRESHOLD_0_POS

#define UNCORRECTED_ERROR_THRESHOLD_0_B_FEC_B_ERROR_THRESHOLD_0_POS   0U

◆ UNCORRECTED_ERROR_THRESHOLD_0_FEC_ERROR_THRESHOLD_0_ADDR

#define UNCORRECTED_ERROR_THRESHOLD_0_FEC_ERROR_THRESHOLD_0_ADDR   0x200CU

◆ UNCORRECTED_ERROR_THRESHOLD_0_FEC_ERROR_THRESHOLD_0_MASK

#define UNCORRECTED_ERROR_THRESHOLD_0_FEC_ERROR_THRESHOLD_0_MASK   0xFFU

◆ UNCORRECTED_ERROR_THRESHOLD_0_FEC_ERROR_THRESHOLD_0_POS

#define UNCORRECTED_ERROR_THRESHOLD_0_FEC_ERROR_THRESHOLD_0_POS   0U

◆ UNCORRECTED_ERROR_THRESHOLD_1_B_FEC_B_ERROR_THRESHOLD_1_ADDR

#define UNCORRECTED_ERROR_THRESHOLD_1_B_FEC_B_ERROR_THRESHOLD_1_ADDR   0x210DU

◆ UNCORRECTED_ERROR_THRESHOLD_1_B_FEC_B_ERROR_THRESHOLD_1_MASK

#define UNCORRECTED_ERROR_THRESHOLD_1_B_FEC_B_ERROR_THRESHOLD_1_MASK   0xFFU

◆ UNCORRECTED_ERROR_THRESHOLD_1_B_FEC_B_ERROR_THRESHOLD_1_POS

#define UNCORRECTED_ERROR_THRESHOLD_1_B_FEC_B_ERROR_THRESHOLD_1_POS   0U

◆ UNCORRECTED_ERROR_THRESHOLD_1_FEC_ERROR_THRESHOLD_1_ADDR

#define UNCORRECTED_ERROR_THRESHOLD_1_FEC_ERROR_THRESHOLD_1_ADDR   0x200DU

◆ UNCORRECTED_ERROR_THRESHOLD_1_FEC_ERROR_THRESHOLD_1_MASK

#define UNCORRECTED_ERROR_THRESHOLD_1_FEC_ERROR_THRESHOLD_1_MASK   0xFFU

◆ UNCORRECTED_ERROR_THRESHOLD_1_FEC_ERROR_THRESHOLD_1_POS

#define UNCORRECTED_ERROR_THRESHOLD_1_FEC_ERROR_THRESHOLD_1_POS   0U

◆ UNCORRECTED_ERROR_THRESHOLD_2_B_FEC_B_ERROR_THRESHOLD_2_ADDR

#define UNCORRECTED_ERROR_THRESHOLD_2_B_FEC_B_ERROR_THRESHOLD_2_ADDR   0x210EU

◆ UNCORRECTED_ERROR_THRESHOLD_2_B_FEC_B_ERROR_THRESHOLD_2_MASK

#define UNCORRECTED_ERROR_THRESHOLD_2_B_FEC_B_ERROR_THRESHOLD_2_MASK   0xFFU

◆ UNCORRECTED_ERROR_THRESHOLD_2_B_FEC_B_ERROR_THRESHOLD_2_POS

#define UNCORRECTED_ERROR_THRESHOLD_2_B_FEC_B_ERROR_THRESHOLD_2_POS   0U

◆ UNCORRECTED_ERROR_THRESHOLD_2_FEC_ERROR_THRESHOLD_2_ADDR

#define UNCORRECTED_ERROR_THRESHOLD_2_FEC_ERROR_THRESHOLD_2_ADDR   0x200EU

◆ UNCORRECTED_ERROR_THRESHOLD_2_FEC_ERROR_THRESHOLD_2_MASK

#define UNCORRECTED_ERROR_THRESHOLD_2_FEC_ERROR_THRESHOLD_2_MASK   0xFFU

◆ UNCORRECTED_ERROR_THRESHOLD_2_FEC_ERROR_THRESHOLD_2_POS

#define UNCORRECTED_ERROR_THRESHOLD_2_FEC_ERROR_THRESHOLD_2_POS   0U

◆ UNCORRECTED_ERROR_THRESHOLD_3_B_FEC_B_ERROR_THRESHOLD_3_ADDR

#define UNCORRECTED_ERROR_THRESHOLD_3_B_FEC_B_ERROR_THRESHOLD_3_ADDR   0x210FU

◆ UNCORRECTED_ERROR_THRESHOLD_3_B_FEC_B_ERROR_THRESHOLD_3_MASK

#define UNCORRECTED_ERROR_THRESHOLD_3_B_FEC_B_ERROR_THRESHOLD_3_MASK   0xFFU

◆ UNCORRECTED_ERROR_THRESHOLD_3_B_FEC_B_ERROR_THRESHOLD_3_POS

#define UNCORRECTED_ERROR_THRESHOLD_3_B_FEC_B_ERROR_THRESHOLD_3_POS   0U

◆ UNCORRECTED_ERROR_THRESHOLD_3_FEC_ERROR_THRESHOLD_3_ADDR

#define UNCORRECTED_ERROR_THRESHOLD_3_FEC_ERROR_THRESHOLD_3_ADDR   0x200FU

◆ UNCORRECTED_ERROR_THRESHOLD_3_FEC_ERROR_THRESHOLD_3_MASK

#define UNCORRECTED_ERROR_THRESHOLD_3_FEC_ERROR_THRESHOLD_3_MASK   0xFFU

◆ UNCORRECTED_ERROR_THRESHOLD_3_FEC_ERROR_THRESHOLD_3_POS

#define UNCORRECTED_ERROR_THRESHOLD_3_FEC_ERROR_THRESHOLD_3_POS   0U

◆ UNLOCK_KEY_MISC_UNLOCK_KEY_ADDR

#define UNLOCK_KEY_MISC_UNLOCK_KEY_ADDR   0x569U

◆ UNLOCK_KEY_MISC_UNLOCK_KEY_MASK

#define UNLOCK_KEY_MISC_UNLOCK_KEY_MASK   0xFFU

◆ UNLOCK_KEY_MISC_UNLOCK_KEY_POS

#define UNLOCK_KEY_MISC_UNLOCK_KEY_POS   0U

◆ V2D_0_VRX_PATGEN_0_V2D_0_ADDR

#define V2D_0_VRX_PATGEN_0_V2D_0_ADDR   0x256U

◆ V2D_0_VRX_PATGEN_0_V2D_0_MASK

#define V2D_0_VRX_PATGEN_0_V2D_0_MASK   0xFFU

◆ V2D_0_VRX_PATGEN_0_V2D_0_POS

#define V2D_0_VRX_PATGEN_0_V2D_0_POS   0U

◆ V2D_1_VRX_PATGEN_0_V2D_1_ADDR

#define V2D_1_VRX_PATGEN_0_V2D_1_ADDR   0x255U

◆ V2D_1_VRX_PATGEN_0_V2D_1_MASK

#define V2D_1_VRX_PATGEN_0_V2D_1_MASK   0xFFU

◆ V2D_1_VRX_PATGEN_0_V2D_1_POS

#define V2D_1_VRX_PATGEN_0_V2D_1_POS   0U

◆ V2D_2_VRX_PATGEN_0_V2D_2_ADDR

#define V2D_2_VRX_PATGEN_0_V2D_2_ADDR   0x254U

◆ V2D_2_VRX_PATGEN_0_V2D_2_MASK

#define V2D_2_VRX_PATGEN_0_V2D_2_MASK   0xFFU

◆ V2D_2_VRX_PATGEN_0_V2D_2_POS

#define V2D_2_VRX_PATGEN_0_V2D_2_POS   0U

◆ V2H_0_VRX_PATGEN_0_V2H_0_ADDR

#define V2H_0_VRX_PATGEN_0_V2H_0_ADDR   0x24DU

◆ V2H_0_VRX_PATGEN_0_V2H_0_MASK

#define V2H_0_VRX_PATGEN_0_V2H_0_MASK   0xFFU

◆ V2H_0_VRX_PATGEN_0_V2H_0_POS

#define V2H_0_VRX_PATGEN_0_V2H_0_POS   0U

◆ V2H_1_VRX_PATGEN_0_V2H_1_ADDR

#define V2H_1_VRX_PATGEN_0_V2H_1_ADDR   0x24CU

◆ V2H_1_VRX_PATGEN_0_V2H_1_MASK

#define V2H_1_VRX_PATGEN_0_V2H_1_MASK   0xFFU

◆ V2H_1_VRX_PATGEN_0_V2H_1_POS

#define V2H_1_VRX_PATGEN_0_V2H_1_POS   0U

◆ V2H_2_VRX_PATGEN_0_V2H_2_ADDR

#define V2H_2_VRX_PATGEN_0_V2H_2_ADDR   0x24BU

◆ V2H_2_VRX_PATGEN_0_V2H_2_MASK

#define V2H_2_VRX_PATGEN_0_V2H_2_MASK   0xFFU

◆ V2H_2_VRX_PATGEN_0_V2H_2_POS

#define V2H_2_VRX_PATGEN_0_V2H_2_POS   0U

◆ VALUE_100

#define VALUE_100   (100U)

◆ VALUE_2

#define VALUE_2   (2U)

◆ VDD18_OV_FLAG_TCTRL_EXT_INTR11_ADDR

#define VDD18_OV_FLAG_TCTRL_EXT_INTR11_ADDR   0x5011U

◆ VDD18_OV_FLAG_TCTRL_EXT_INTR11_MASK

#define VDD18_OV_FLAG_TCTRL_EXT_INTR11_MASK   0x10U

◆ VDD18_OV_FLAG_TCTRL_EXT_INTR11_POS

#define VDD18_OV_FLAG_TCTRL_EXT_INTR11_POS   4U

◆ VDD18_OV_OEN_TCTRL_EXT_INTR10_ADDR

#define VDD18_OV_OEN_TCTRL_EXT_INTR10_ADDR   0x5010U

◆ VDD18_OV_OEN_TCTRL_EXT_INTR10_MASK

#define VDD18_OV_OEN_TCTRL_EXT_INTR10_MASK   0x10U

◆ VDD18_OV_OEN_TCTRL_EXT_INTR10_POS

#define VDD18_OV_OEN_TCTRL_EXT_INTR10_POS   4U

◆ VDD_OV_FLAG_TCTRL_EXT_INTR11_ADDR

#define VDD_OV_FLAG_TCTRL_EXT_INTR11_ADDR   0x5011U

◆ VDD_OV_FLAG_TCTRL_EXT_INTR11_MASK

#define VDD_OV_FLAG_TCTRL_EXT_INTR11_MASK   0x01U

◆ VDD_OV_FLAG_TCTRL_EXT_INTR11_POS

#define VDD_OV_FLAG_TCTRL_EXT_INTR11_POS   0U

◆ VDD_OV_OEN_TCTRL_EXT_INTR10_ADDR

#define VDD_OV_OEN_TCTRL_EXT_INTR10_ADDR   0x5010U

◆ VDD_OV_OEN_TCTRL_EXT_INTR10_MASK

#define VDD_OV_OEN_TCTRL_EXT_INTR10_MASK   0x01U

◆ VDD_OV_OEN_TCTRL_EXT_INTR10_POS

#define VDD_OV_OEN_TCTRL_EXT_INTR10_POS   0U

◆ VDDBAD_INT_FLAG_TCTRL_INTR7_ADDR

#define VDDBAD_INT_FLAG_TCTRL_INTR7_ADDR   0x1FU

◆ VDDBAD_INT_FLAG_TCTRL_INTR7_MASK

#define VDDBAD_INT_FLAG_TCTRL_INTR7_MASK   0x20U

◆ VDDBAD_INT_FLAG_TCTRL_INTR7_POS

#define VDDBAD_INT_FLAG_TCTRL_INTR7_POS   5U

◆ VDDBAD_INT_OEN_TCTRL_INTR6_ADDR

#define VDDBAD_INT_OEN_TCTRL_INTR6_ADDR   0x1EU

◆ VDDBAD_INT_OEN_TCTRL_INTR6_MASK

#define VDDBAD_INT_OEN_TCTRL_INTR6_MASK   0x20U

◆ VDDBAD_INT_OEN_TCTRL_INTR6_POS

#define VDDBAD_INT_OEN_TCTRL_INTR6_POS   5U

◆ VDDBAD_STATUS_TCTRL_PWR0_ADDR

#define VDDBAD_STATUS_TCTRL_PWR0_ADDR   0x08U

◆ VDDBAD_STATUS_TCTRL_PWR0_MASK

#define VDDBAD_STATUS_TCTRL_PWR0_MASK   0xE0U

◆ VDDBAD_STATUS_TCTRL_PWR0_POS

#define VDDBAD_STATUS_TCTRL_PWR0_POS   5U

◆ VDDCMP_INT_FLAG_TCTRL_INTR7_ADDR

#define VDDCMP_INT_FLAG_TCTRL_INTR7_ADDR   0x1FU

◆ VDDCMP_INT_FLAG_TCTRL_INTR7_MASK

#define VDDCMP_INT_FLAG_TCTRL_INTR7_MASK   0x80U

◆ VDDCMP_INT_FLAG_TCTRL_INTR7_POS

#define VDDCMP_INT_FLAG_TCTRL_INTR7_POS   7U

◆ VDDCMP_INT_OEN_TCTRL_INTR6_ADDR

#define VDDCMP_INT_OEN_TCTRL_INTR6_ADDR   0x1EU

◆ VDDCMP_INT_OEN_TCTRL_INTR6_MASK

#define VDDCMP_INT_OEN_TCTRL_INTR6_MASK   0x80U

◆ VDDCMP_INT_OEN_TCTRL_INTR6_POS

#define VDDCMP_INT_OEN_TCTRL_INTR6_POS   7U

◆ VGAHIGAIN_RLMS_A_RLMS18_ADDR

#define VGAHIGAIN_RLMS_A_RLMS18_ADDR   0x1418U

◆ VGAHIGAIN_RLMS_A_RLMS18_MASK

#define VGAHIGAIN_RLMS_A_RLMS18_MASK   0x04U

◆ VGAHIGAIN_RLMS_A_RLMS18_POS

#define VGAHIGAIN_RLMS_A_RLMS18_POS   2U

◆ VGAHIGAIN_RLMS_B_RLMS18_ADDR

#define VGAHIGAIN_RLMS_B_RLMS18_ADDR   0x1518U

◆ VGAHIGAIN_RLMS_B_RLMS18_MASK

#define VGAHIGAIN_RLMS_B_RLMS18_MASK   0x04U

◆ VGAHIGAIN_RLMS_B_RLMS18_POS

#define VGAHIGAIN_RLMS_B_RLMS18_POS   2U

◆ VID_BLK_LEN_ERR_VID_RX_Y_VIDEO_RX8_ADDR

#define VID_BLK_LEN_ERR_VID_RX_Y_VIDEO_RX8_ADDR   0x11AU

◆ VID_BLK_LEN_ERR_VID_RX_Y_VIDEO_RX8_MASK

#define VID_BLK_LEN_ERR_VID_RX_Y_VIDEO_RX8_MASK   0x80U

◆ VID_BLK_LEN_ERR_VID_RX_Y_VIDEO_RX8_POS

#define VID_BLK_LEN_ERR_VID_RX_Y_VIDEO_RX8_POS   7U

◆ VID_BLK_LEN_ERR_VID_RX_Z_VIDEO_RX8_ADDR

#define VID_BLK_LEN_ERR_VID_RX_Z_VIDEO_RX8_ADDR   0x12CU

◆ VID_BLK_LEN_ERR_VID_RX_Z_VIDEO_RX8_MASK

#define VID_BLK_LEN_ERR_VID_RX_Z_VIDEO_RX8_MASK   0x80U

◆ VID_BLK_LEN_ERR_VID_RX_Z_VIDEO_RX8_POS

#define VID_BLK_LEN_ERR_VID_RX_Z_VIDEO_RX8_POS   7U

◆ VID_EN_Y_DEV_REG2_ADDR

#define VID_EN_Y_DEV_REG2_ADDR   0x02U

◆ VID_EN_Y_DEV_REG2_MASK

#define VID_EN_Y_DEV_REG2_MASK   0x20U

◆ VID_EN_Y_DEV_REG2_POS

#define VID_EN_Y_DEV_REG2_POS   5U

◆ VID_EN_Z_DEV_REG2_ADDR

#define VID_EN_Z_DEV_REG2_ADDR   0x02U

◆ VID_EN_Z_DEV_REG2_MASK

#define VID_EN_Z_DEV_REG2_MASK   0x40U

◆ VID_EN_Z_DEV_REG2_POS

#define VID_EN_Z_DEV_REG2_POS   6U

◆ VID_LOCK_VID_RX_Y_VIDEO_RX8_ADDR

#define VID_LOCK_VID_RX_Y_VIDEO_RX8_ADDR   0x11AU

◆ VID_LOCK_VID_RX_Y_VIDEO_RX8_MASK

#define VID_LOCK_VID_RX_Y_VIDEO_RX8_MASK   0x40U

◆ VID_LOCK_VID_RX_Y_VIDEO_RX8_POS

#define VID_LOCK_VID_RX_Y_VIDEO_RX8_POS   6U

◆ VID_LOCK_VID_RX_Z_VIDEO_RX8_ADDR

#define VID_LOCK_VID_RX_Z_VIDEO_RX8_ADDR   0x12CU

◆ VID_LOCK_VID_RX_Z_VIDEO_RX8_MASK

#define VID_LOCK_VID_RX_Z_VIDEO_RX8_MASK   0x40U

◆ VID_LOCK_VID_RX_Z_VIDEO_RX8_POS

#define VID_LOCK_VID_RX_Z_VIDEO_RX8_POS   6U

◆ VID_OVERFLOW_FLAG_MIPI_PHY_MIPI_PHY17_ADDR

#define VID_OVERFLOW_FLAG_MIPI_PHY_MIPI_PHY17_ADDR   0x341U

◆ VID_OVERFLOW_FLAG_MIPI_PHY_MIPI_PHY17_MASK

#define VID_OVERFLOW_FLAG_MIPI_PHY_MIPI_PHY17_MASK   0x01U

◆ VID_OVERFLOW_FLAG_MIPI_PHY_MIPI_PHY17_POS

#define VID_OVERFLOW_FLAG_MIPI_PHY_MIPI_PHY17_POS   0U

◆ VID_OVERFLOW_OEN_MIPI_PHY_MIPI_PHY16_ADDR

#define VID_OVERFLOW_OEN_MIPI_PHY_MIPI_PHY16_ADDR   0x340U

◆ VID_OVERFLOW_OEN_MIPI_PHY_MIPI_PHY16_MASK

#define VID_OVERFLOW_OEN_MIPI_PHY_MIPI_PHY16_MASK   0x01U

◆ VID_OVERFLOW_OEN_MIPI_PHY_MIPI_PHY16_POS

#define VID_OVERFLOW_OEN_MIPI_PHY_MIPI_PHY16_POS   0U

◆ VID_OVERFLOW_VID_RX_Y_VIDEO_RX10_ADDR

#define VID_OVERFLOW_VID_RX_Y_VIDEO_RX10_ADDR   0x11CU

◆ VID_OVERFLOW_VID_RX_Y_VIDEO_RX10_MASK

#define VID_OVERFLOW_VID_RX_Y_VIDEO_RX10_MASK   0x80U

◆ VID_OVERFLOW_VID_RX_Y_VIDEO_RX10_POS

#define VID_OVERFLOW_VID_RX_Y_VIDEO_RX10_POS   7U

◆ VID_OVERFLOW_VID_RX_Z_VIDEO_RX10_ADDR

#define VID_OVERFLOW_VID_RX_Z_VIDEO_RX10_ADDR   0x12EU

◆ VID_OVERFLOW_VID_RX_Z_VIDEO_RX10_MASK

#define VID_OVERFLOW_VID_RX_Z_VIDEO_RX10_MASK   0x80U

◆ VID_OVERFLOW_VID_RX_Z_VIDEO_RX10_POS

#define VID_OVERFLOW_VID_RX_Z_VIDEO_RX10_POS   7U

◆ VID_PKT_DET_VID_RX_Y_VIDEO_RX8_ADDR

#define VID_PKT_DET_VID_RX_Y_VIDEO_RX8_ADDR   0x11AU

◆ VID_PKT_DET_VID_RX_Y_VIDEO_RX8_MASK

#define VID_PKT_DET_VID_RX_Y_VIDEO_RX8_MASK   0x20U

◆ VID_PKT_DET_VID_RX_Y_VIDEO_RX8_POS

#define VID_PKT_DET_VID_RX_Y_VIDEO_RX8_POS   5U

◆ VID_PKT_DET_VID_RX_Z_VIDEO_RX8_ADDR

#define VID_PKT_DET_VID_RX_Z_VIDEO_RX8_ADDR   0x12CU

◆ VID_PKT_DET_VID_RX_Z_VIDEO_RX8_MASK

#define VID_PKT_DET_VID_RX_Z_VIDEO_RX8_MASK   0x20U

◆ VID_PKT_DET_VID_RX_Z_VIDEO_RX8_POS

#define VID_PKT_DET_VID_RX_Z_VIDEO_RX8_POS   5U

◆ VID_PXL_CRC_ERR0_MISC_CNT4_ADDR

#define VID_PXL_CRC_ERR0_MISC_CNT4_ADDR   0x55CU

◆ VID_PXL_CRC_ERR0_MISC_CNT4_MASK

#define VID_PXL_CRC_ERR0_MISC_CNT4_MASK   0xFFU

◆ VID_PXL_CRC_ERR0_MISC_CNT4_POS

#define VID_PXL_CRC_ERR0_MISC_CNT4_POS   0U

◆ VID_PXL_CRC_ERR1_MISC_CNT5_ADDR

#define VID_PXL_CRC_ERR1_MISC_CNT5_ADDR   0x55DU

◆ VID_PXL_CRC_ERR1_MISC_CNT5_MASK

#define VID_PXL_CRC_ERR1_MISC_CNT5_MASK   0xFFU

◆ VID_PXL_CRC_ERR1_MISC_CNT5_POS

#define VID_PXL_CRC_ERR1_MISC_CNT5_POS   0U

◆ VID_PXL_CRC_ERR2_MISC_CNT6_ADDR

#define VID_PXL_CRC_ERR2_MISC_CNT6_ADDR   0x55EU

◆ VID_PXL_CRC_ERR2_MISC_CNT6_MASK

#define VID_PXL_CRC_ERR2_MISC_CNT6_MASK   0xFFU

◆ VID_PXL_CRC_ERR2_MISC_CNT6_POS

#define VID_PXL_CRC_ERR2_MISC_CNT6_POS   0U

◆ VID_PXL_CRC_ERR3_MISC_CNT7_ADDR

#define VID_PXL_CRC_ERR3_MISC_CNT7_ADDR   0x55FU

◆ VID_PXL_CRC_ERR3_MISC_CNT7_MASK

#define VID_PXL_CRC_ERR3_MISC_CNT7_MASK   0xFFU

◆ VID_PXL_CRC_ERR3_MISC_CNT7_POS

#define VID_PXL_CRC_ERR3_MISC_CNT7_POS   0U

◆ VID_PXL_CRC_ERR_OEN_TCTRL_INTR6_ADDR

#define VID_PXL_CRC_ERR_OEN_TCTRL_INTR6_ADDR   0x1EU

◆ VID_PXL_CRC_ERR_OEN_TCTRL_INTR6_MASK

#define VID_PXL_CRC_ERR_OEN_TCTRL_INTR6_MASK   0x01U

◆ VID_PXL_CRC_ERR_OEN_TCTRL_INTR6_POS

#define VID_PXL_CRC_ERR_OEN_TCTRL_INTR6_POS   0U

◆ VID_PXL_CRC_ERR_TCTRL_INTR7_ADDR

#define VID_PXL_CRC_ERR_TCTRL_INTR7_ADDR   0x1FU

◆ VID_PXL_CRC_ERR_TCTRL_INTR7_MASK

#define VID_PXL_CRC_ERR_TCTRL_INTR7_MASK   0x01U

◆ VID_PXL_CRC_ERR_TCTRL_INTR7_POS

#define VID_PXL_CRC_ERR_TCTRL_INTR7_POS   0U

◆ VID_RX_EXT_Y_VIDEO_RX13_ADDR

#define VID_RX_EXT_Y_VIDEO_RX13_ADDR   0x501AU

◆ VID_RX_EXT_Y_VIDEO_RX13_DEFAULT

#define VID_RX_EXT_Y_VIDEO_RX13_DEFAULT   0x00U

◆ VID_RX_EXT_Y_VIDEO_RX14_ADDR

#define VID_RX_EXT_Y_VIDEO_RX14_ADDR   0x501BU

◆ VID_RX_EXT_Y_VIDEO_RX14_DEFAULT

#define VID_RX_EXT_Y_VIDEO_RX14_DEFAULT   0x00U

◆ VID_RX_EXT_Z_VIDEO_RX13_ADDR

#define VID_RX_EXT_Z_VIDEO_RX13_ADDR   0x5020U

◆ VID_RX_EXT_Z_VIDEO_RX13_DEFAULT

#define VID_RX_EXT_Z_VIDEO_RX13_DEFAULT   0x00U

◆ VID_RX_EXT_Z_VIDEO_RX14_ADDR

#define VID_RX_EXT_Z_VIDEO_RX14_ADDR   0x5021U

◆ VID_RX_EXT_Z_VIDEO_RX14_DEFAULT

#define VID_RX_EXT_Z_VIDEO_RX14_DEFAULT   0x00U

◆ VID_RX_Y_VIDEO_RX0_ADDR

#define VID_RX_Y_VIDEO_RX0_ADDR   0x112U

◆ VID_RX_Y_VIDEO_RX0_DEFAULT

#define VID_RX_Y_VIDEO_RX0_DEFAULT   0x32U

◆ VID_RX_Y_VIDEO_RX10_ADDR

#define VID_RX_Y_VIDEO_RX10_ADDR   0x11CU

◆ VID_RX_Y_VIDEO_RX10_DEFAULT

#define VID_RX_Y_VIDEO_RX10_DEFAULT   0x00U

◆ VID_RX_Y_VIDEO_RX3_ADDR

#define VID_RX_Y_VIDEO_RX3_ADDR   0x115U

◆ VID_RX_Y_VIDEO_RX3_DEFAULT

#define VID_RX_Y_VIDEO_RX3_DEFAULT   0x40U

◆ VID_RX_Y_VIDEO_RX6_ADDR

#define VID_RX_Y_VIDEO_RX6_ADDR   0x118U

◆ VID_RX_Y_VIDEO_RX6_DEFAULT

#define VID_RX_Y_VIDEO_RX6_DEFAULT   0x02U

◆ VID_RX_Y_VIDEO_RX8_ADDR

#define VID_RX_Y_VIDEO_RX8_ADDR   0x11AU

◆ VID_RX_Y_VIDEO_RX8_DEFAULT

#define VID_RX_Y_VIDEO_RX8_DEFAULT   0x02U

◆ VID_RX_Z_VIDEO_RX0_ADDR

#define VID_RX_Z_VIDEO_RX0_ADDR   0x124U

◆ VID_RX_Z_VIDEO_RX0_DEFAULT

#define VID_RX_Z_VIDEO_RX0_DEFAULT   0x32U

◆ VID_RX_Z_VIDEO_RX10_ADDR

#define VID_RX_Z_VIDEO_RX10_ADDR   0x12EU

◆ VID_RX_Z_VIDEO_RX10_DEFAULT

#define VID_RX_Z_VIDEO_RX10_DEFAULT   0x00U

◆ VID_RX_Z_VIDEO_RX3_ADDR

#define VID_RX_Z_VIDEO_RX3_ADDR   0x127U

◆ VID_RX_Z_VIDEO_RX3_DEFAULT

#define VID_RX_Z_VIDEO_RX3_DEFAULT   0x40U

◆ VID_RX_Z_VIDEO_RX6_ADDR

#define VID_RX_Z_VIDEO_RX6_ADDR   0x12AU

◆ VID_RX_Z_VIDEO_RX6_DEFAULT

#define VID_RX_Z_VIDEO_RX6_DEFAULT   0x02U

◆ VID_RX_Z_VIDEO_RX8_ADDR

#define VID_RX_Z_VIDEO_RX8_ADDR   0x12CU

◆ VID_RX_Z_VIDEO_RX8_DEFAULT

#define VID_RX_Z_VIDEO_RX8_DEFAULT   0x02U

◆ VID_SEQ_ERR_VID_RX_Y_VIDEO_RX8_ADDR

#define VID_SEQ_ERR_VID_RX_Y_VIDEO_RX8_ADDR   0x11AU

◆ VID_SEQ_ERR_VID_RX_Y_VIDEO_RX8_MASK

#define VID_SEQ_ERR_VID_RX_Y_VIDEO_RX8_MASK   0x10U

◆ VID_SEQ_ERR_VID_RX_Y_VIDEO_RX8_POS

#define VID_SEQ_ERR_VID_RX_Y_VIDEO_RX8_POS   4U

◆ VID_SEQ_ERR_VID_RX_Z_VIDEO_RX8_ADDR

#define VID_SEQ_ERR_VID_RX_Z_VIDEO_RX8_ADDR   0x12CU

◆ VID_SEQ_ERR_VID_RX_Z_VIDEO_RX8_MASK

#define VID_SEQ_ERR_VID_RX_Z_VIDEO_RX8_MASK   0x10U

◆ VID_SEQ_ERR_VID_RX_Z_VIDEO_RX8_POS

#define VID_SEQ_ERR_VID_RX_Z_VIDEO_RX8_POS   4U

◆ VIDEO_LOCK_VRX_Y_VPRBS_ADDR

#define VIDEO_LOCK_VRX_Y_VPRBS_ADDR   0x1FCU

◆ VIDEO_LOCK_VRX_Y_VPRBS_MASK

#define VIDEO_LOCK_VRX_Y_VPRBS_MASK   0x01U

◆ VIDEO_LOCK_VRX_Y_VPRBS_POS

#define VIDEO_LOCK_VRX_Y_VPRBS_POS   0U

◆ VIDEO_LOCK_VRX_Z_VPRBS_ADDR

#define VIDEO_LOCK_VRX_Z_VPRBS_ADDR   0x21CU

◆ VIDEO_LOCK_VRX_Z_VPRBS_MASK

#define VIDEO_LOCK_VRX_Z_VPRBS_MASK   0x01U

◆ VIDEO_LOCK_VRX_Z_VPRBS_POS

#define VIDEO_LOCK_VRX_Z_VPRBS_POS   0U

◆ VIDEO_MEM_OVERFLOW_OEN_TCTRL_EXT_INTR13_ADDR

#define VIDEO_MEM_OVERFLOW_OEN_TCTRL_EXT_INTR13_ADDR   0x5012U

◆ VIDEO_MEM_OVERFLOW_OEN_TCTRL_EXT_INTR13_MASK

#define VIDEO_MEM_OVERFLOW_OEN_TCTRL_EXT_INTR13_MASK   0x02U

◆ VIDEO_MEM_OVERFLOW_OEN_TCTRL_EXT_INTR13_POS

#define VIDEO_MEM_OVERFLOW_OEN_TCTRL_EXT_INTR13_POS   1U

◆ VIDEO_MEM_OVERFLOW_TCTRL_EXT_INTR14_ADDR

#define VIDEO_MEM_OVERFLOW_TCTRL_EXT_INTR14_ADDR   0x5013U

◆ VIDEO_MEM_OVERFLOW_TCTRL_EXT_INTR14_MASK

#define VIDEO_MEM_OVERFLOW_TCTRL_EXT_INTR14_MASK   0x02U

◆ VIDEO_MEM_OVERFLOW_TCTRL_EXT_INTR14_POS

#define VIDEO_MEM_OVERFLOW_TCTRL_EXT_INTR14_POS   1U

◆ VIDEO_PIPE_EN_VIDEO_PIPE_SEL_VIDEO_PIPE_EN_ADDR

#define VIDEO_PIPE_EN_VIDEO_PIPE_SEL_VIDEO_PIPE_EN_ADDR   0x160U

◆ VIDEO_PIPE_EN_VIDEO_PIPE_SEL_VIDEO_PIPE_EN_MASK

#define VIDEO_PIPE_EN_VIDEO_PIPE_SEL_VIDEO_PIPE_EN_MASK   0x03U

◆ VIDEO_PIPE_EN_VIDEO_PIPE_SEL_VIDEO_PIPE_EN_POS

#define VIDEO_PIPE_EN_VIDEO_PIPE_SEL_VIDEO_PIPE_EN_POS   0U

◆ VIDEO_PIPE_SEL_LINK_SEL_ADDR

#define VIDEO_PIPE_SEL_LINK_SEL_ADDR   0x162U

◆ VIDEO_PIPE_SEL_LINK_SEL_DEFAULT

#define VIDEO_PIPE_SEL_LINK_SEL_DEFAULT   0x00U

◆ VIDEO_PIPE_SEL_VIDEO_PIPE_EN_ADDR

#define VIDEO_PIPE_SEL_VIDEO_PIPE_EN_ADDR   0x160U

◆ VIDEO_PIPE_SEL_VIDEO_PIPE_EN_DEFAULT

#define VIDEO_PIPE_SEL_VIDEO_PIPE_EN_DEFAULT   0x03U

◆ VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_ADDR

#define VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_ADDR   0x161U

◆ VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_DEFAULT

#define VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_DEFAULT   0x32U

◆ VIDEO_PIPE_SEL_Y_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_ADDR

#define VIDEO_PIPE_SEL_Y_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_ADDR   0x161U

◆ VIDEO_PIPE_SEL_Y_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_MASK

#define VIDEO_PIPE_SEL_Y_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_MASK   0x07U

◆ VIDEO_PIPE_SEL_Y_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_POS

#define VIDEO_PIPE_SEL_Y_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_POS   0U

◆ VIDEO_PIPE_SEL_Z_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_ADDR

#define VIDEO_PIPE_SEL_Z_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_ADDR   0x161U

◆ VIDEO_PIPE_SEL_Z_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_MASK

#define VIDEO_PIPE_SEL_Z_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_MASK   0x38U

◆ VIDEO_PIPE_SEL_Z_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_POS

#define VIDEO_PIPE_SEL_Z_VIDEO_PIPE_SEL_VIDEO_PIPE_SEL_POS   3U

◆ VLOCKED_VID_RX_Y_VIDEO_RX3_ADDR

#define VLOCKED_VID_RX_Y_VIDEO_RX3_ADDR   0x115U

◆ VLOCKED_VID_RX_Y_VIDEO_RX3_MASK

#define VLOCKED_VID_RX_Y_VIDEO_RX3_MASK   0x10U

◆ VLOCKED_VID_RX_Y_VIDEO_RX3_POS

#define VLOCKED_VID_RX_Y_VIDEO_RX3_POS   4U

◆ VLOCKED_VID_RX_Z_VIDEO_RX3_ADDR

#define VLOCKED_VID_RX_Z_VIDEO_RX3_ADDR   0x127U

◆ VLOCKED_VID_RX_Z_VIDEO_RX3_MASK

#define VLOCKED_VID_RX_Z_VIDEO_RX3_MASK   0x10U

◆ VLOCKED_VID_RX_Z_VIDEO_RX3_POS

#define VLOCKED_VID_RX_Z_VIDEO_RX3_POS   4U

◆ VPRBS_CHK_EN_VRX_Y_VPRBS_ADDR

#define VPRBS_CHK_EN_VRX_Y_VPRBS_ADDR   0x1FCU

◆ VPRBS_CHK_EN_VRX_Y_VPRBS_MASK

#define VPRBS_CHK_EN_VRX_Y_VPRBS_MASK   0x10U

◆ VPRBS_CHK_EN_VRX_Y_VPRBS_POS

#define VPRBS_CHK_EN_VRX_Y_VPRBS_POS   4U

◆ VPRBS_CHK_EN_VRX_Z_VPRBS_ADDR

#define VPRBS_CHK_EN_VRX_Z_VPRBS_ADDR   0x21CU

◆ VPRBS_CHK_EN_VRX_Z_VPRBS_MASK

#define VPRBS_CHK_EN_VRX_Z_VPRBS_MASK   0x10U

◆ VPRBS_CHK_EN_VRX_Z_VPRBS_POS

#define VPRBS_CHK_EN_VRX_Z_VPRBS_POS   4U

◆ VPRBS_ERR_FLAG_TCTRL_INTR7_ADDR

#define VPRBS_ERR_FLAG_TCTRL_INTR7_ADDR   0x1FU

◆ VPRBS_ERR_FLAG_TCTRL_INTR7_MASK

#define VPRBS_ERR_FLAG_TCTRL_INTR7_MASK   0x04U

◆ VPRBS_ERR_FLAG_TCTRL_INTR7_POS

#define VPRBS_ERR_FLAG_TCTRL_INTR7_POS   2U

◆ VPRBS_ERR_OEN_TCTRL_INTR6_ADDR

#define VPRBS_ERR_OEN_TCTRL_INTR6_ADDR   0x1EU

◆ VPRBS_ERR_OEN_TCTRL_INTR6_MASK

#define VPRBS_ERR_OEN_TCTRL_INTR6_MASK   0x04U

◆ VPRBS_ERR_OEN_TCTRL_INTR6_POS

#define VPRBS_ERR_OEN_TCTRL_INTR6_POS   2U

◆ VPRBS_ERR_VRX_Y_PRBS_ERR_ADDR

#define VPRBS_ERR_VRX_Y_PRBS_ERR_ADDR   0x1FBU

◆ VPRBS_ERR_VRX_Y_PRBS_ERR_MASK

#define VPRBS_ERR_VRX_Y_PRBS_ERR_MASK   0xFFU

◆ VPRBS_ERR_VRX_Y_PRBS_ERR_POS

#define VPRBS_ERR_VRX_Y_PRBS_ERR_POS   0U

◆ VPRBS_ERR_VRX_Z_PRBS_ERR_ADDR

#define VPRBS_ERR_VRX_Z_PRBS_ERR_ADDR   0x21BU

◆ VPRBS_ERR_VRX_Z_PRBS_ERR_MASK

#define VPRBS_ERR_VRX_Z_PRBS_ERR_MASK   0xFFU

◆ VPRBS_ERR_VRX_Z_PRBS_ERR_POS

#define VPRBS_ERR_VRX_Z_PRBS_ERR_POS   0U

◆ VPRBS_FAIL_VRX_Y_VPRBS_ADDR

#define VPRBS_FAIL_VRX_Y_VPRBS_ADDR   0x1FCU

◆ VPRBS_FAIL_VRX_Y_VPRBS_MASK

#define VPRBS_FAIL_VRX_Y_VPRBS_MASK   0x20U

◆ VPRBS_FAIL_VRX_Y_VPRBS_POS

#define VPRBS_FAIL_VRX_Y_VPRBS_POS   5U

◆ VPRBS_FAIL_VRX_Z_VPRBS_ADDR

#define VPRBS_FAIL_VRX_Z_VPRBS_ADDR   0x21CU

◆ VPRBS_FAIL_VRX_Z_VPRBS_MASK

#define VPRBS_FAIL_VRX_Z_VPRBS_MASK   0x20U

◆ VPRBS_FAIL_VRX_Z_VPRBS_POS

#define VPRBS_FAIL_VRX_Z_VPRBS_POS   5U

◆ VREG_OV_FLAG_MISC_PM_OV_STAT3_ADDR

#define VREG_OV_FLAG_MISC_PM_OV_STAT3_ADDR   0x579U

◆ VREG_OV_FLAG_MISC_PM_OV_STAT3_MASK

#define VREG_OV_FLAG_MISC_PM_OV_STAT3_MASK   0x40U

◆ VREG_OV_FLAG_MISC_PM_OV_STAT3_POS

#define VREG_OV_FLAG_MISC_PM_OV_STAT3_POS   6U

◆ VREG_OV_LEVEL_MISC_PM_OV_STAT2_ADDR

#define VREG_OV_LEVEL_MISC_PM_OV_STAT2_ADDR   0x578U

◆ VREG_OV_LEVEL_MISC_PM_OV_STAT2_MASK

#define VREG_OV_LEVEL_MISC_PM_OV_STAT2_MASK   0x03U

◆ VREG_OV_LEVEL_MISC_PM_OV_STAT2_POS

#define VREG_OV_LEVEL_MISC_PM_OV_STAT2_POS   0U

◆ VREG_OV_OEN_MISC_PM_OV_STAT2_ADDR

#define VREG_OV_OEN_MISC_PM_OV_STAT2_ADDR   0x578U

◆ VREG_OV_OEN_MISC_PM_OV_STAT2_MASK

#define VREG_OV_OEN_MISC_PM_OV_STAT2_MASK   0x40U

◆ VREG_OV_OEN_MISC_PM_OV_STAT2_POS

#define VREG_OV_OEN_MISC_PM_OV_STAT2_POS   6U

◆ VRX_PATGEN_0_CHKR_ALT_ADDR

#define VRX_PATGEN_0_CHKR_ALT_ADDR   0x266U

◆ VRX_PATGEN_0_CHKR_ALT_DEFAULT

#define VRX_PATGEN_0_CHKR_ALT_DEFAULT   0x00U

◆ VRX_PATGEN_0_CHKR_COLOR_A_1_ADDR

#define VRX_PATGEN_0_CHKR_COLOR_A_1_ADDR   0x25FU

◆ VRX_PATGEN_0_CHKR_COLOR_A_1_DEFAULT

#define VRX_PATGEN_0_CHKR_COLOR_A_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_CHKR_COLOR_A_H_ADDR

#define VRX_PATGEN_0_CHKR_COLOR_A_H_ADDR   0x260U

◆ VRX_PATGEN_0_CHKR_COLOR_A_H_DEFAULT

#define VRX_PATGEN_0_CHKR_COLOR_A_H_DEFAULT   0x00U

◆ VRX_PATGEN_0_CHKR_COLOR_A_L_ADDR

#define VRX_PATGEN_0_CHKR_COLOR_A_L_ADDR   0x25EU

◆ VRX_PATGEN_0_CHKR_COLOR_A_L_DEFAULT

#define VRX_PATGEN_0_CHKR_COLOR_A_L_DEFAULT   0x00U

◆ VRX_PATGEN_0_CHKR_COLOR_B_H_ADDR

#define VRX_PATGEN_0_CHKR_COLOR_B_H_ADDR   0x263U

◆ VRX_PATGEN_0_CHKR_COLOR_B_H_DEFAULT

#define VRX_PATGEN_0_CHKR_COLOR_B_H_DEFAULT   0x00U

◆ VRX_PATGEN_0_CHKR_COLOR_B_L_ADDR

#define VRX_PATGEN_0_CHKR_COLOR_B_L_ADDR   0x261U

◆ VRX_PATGEN_0_CHKR_COLOR_B_L_DEFAULT

#define VRX_PATGEN_0_CHKR_COLOR_B_L_DEFAULT   0x00U

◆ VRX_PATGEN_0_CHKR_COLOR_B_M_ADDR

#define VRX_PATGEN_0_CHKR_COLOR_B_M_ADDR   0x262U

◆ VRX_PATGEN_0_CHKR_COLOR_B_M_DEFAULT

#define VRX_PATGEN_0_CHKR_COLOR_B_M_DEFAULT   0x00U

◆ VRX_PATGEN_0_CHKR_RPT_A_ADDR

#define VRX_PATGEN_0_CHKR_RPT_A_ADDR   0x264U

◆ VRX_PATGEN_0_CHKR_RPT_A_DEFAULT

#define VRX_PATGEN_0_CHKR_RPT_A_DEFAULT   0x00U

◆ VRX_PATGEN_0_CHKR_RPT_B_ADDR

#define VRX_PATGEN_0_CHKR_RPT_B_ADDR   0x265U

◆ VRX_PATGEN_0_CHKR_RPT_B_DEFAULT

#define VRX_PATGEN_0_CHKR_RPT_B_DEFAULT   0x00U

◆ VRX_PATGEN_0_DE_CNT_0_ADDR

#define VRX_PATGEN_0_DE_CNT_0_ADDR   0x25CU

◆ VRX_PATGEN_0_DE_CNT_0_DEFAULT

#define VRX_PATGEN_0_DE_CNT_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_DE_CNT_1_ADDR

#define VRX_PATGEN_0_DE_CNT_1_ADDR   0x25BU

◆ VRX_PATGEN_0_DE_CNT_1_DEFAULT

#define VRX_PATGEN_0_DE_CNT_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_DE_HIGH_0_ADDR

#define VRX_PATGEN_0_DE_HIGH_0_ADDR   0x258U

◆ VRX_PATGEN_0_DE_HIGH_0_DEFAULT

#define VRX_PATGEN_0_DE_HIGH_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_DE_HIGH_1_ADDR

#define VRX_PATGEN_0_DE_HIGH_1_ADDR   0x257U

◆ VRX_PATGEN_0_DE_HIGH_1_DEFAULT

#define VRX_PATGEN_0_DE_HIGH_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_DE_LOW_0_ADDR

#define VRX_PATGEN_0_DE_LOW_0_ADDR   0x25AU

◆ VRX_PATGEN_0_DE_LOW_0_DEFAULT

#define VRX_PATGEN_0_DE_LOW_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_DE_LOW_1_ADDR

#define VRX_PATGEN_0_DE_LOW_1_ADDR   0x259U

◆ VRX_PATGEN_0_DE_LOW_1_DEFAULT

#define VRX_PATGEN_0_DE_LOW_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_GRAD_INCR_ADDR

#define VRX_PATGEN_0_GRAD_INCR_ADDR   0x25DU

◆ VRX_PATGEN_0_GRAD_INCR_DEFAULT

#define VRX_PATGEN_0_GRAD_INCR_DEFAULT   0x00U

◆ VRX_PATGEN_0_HS_CNT_0_ADDR

#define VRX_PATGEN_0_HS_CNT_0_ADDR   0x253U

◆ VRX_PATGEN_0_HS_CNT_0_DEFAULT

#define VRX_PATGEN_0_HS_CNT_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_HS_CNT_1_ADDR

#define VRX_PATGEN_0_HS_CNT_1_ADDR   0x252U

◆ VRX_PATGEN_0_HS_CNT_1_DEFAULT

#define VRX_PATGEN_0_HS_CNT_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_HS_HIGH_0_ADDR

#define VRX_PATGEN_0_HS_HIGH_0_ADDR   0x24FU

◆ VRX_PATGEN_0_HS_HIGH_0_DEFAULT

#define VRX_PATGEN_0_HS_HIGH_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_HS_HIGH_1_ADDR

#define VRX_PATGEN_0_HS_HIGH_1_ADDR   0x24EU

◆ VRX_PATGEN_0_HS_HIGH_1_DEFAULT

#define VRX_PATGEN_0_HS_HIGH_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_HS_LOW_0_ADDR

#define VRX_PATGEN_0_HS_LOW_0_ADDR   0x251U

◆ VRX_PATGEN_0_HS_LOW_0_DEFAULT

#define VRX_PATGEN_0_HS_LOW_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_HS_LOW_1_ADDR

#define VRX_PATGEN_0_HS_LOW_1_ADDR   0x250U

◆ VRX_PATGEN_0_HS_LOW_1_DEFAULT

#define VRX_PATGEN_0_HS_LOW_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_PATGEN_0_ADDR

#define VRX_PATGEN_0_PATGEN_0_ADDR   0x240U

◆ VRX_PATGEN_0_PATGEN_0_DEFAULT

#define VRX_PATGEN_0_PATGEN_0_DEFAULT   0x03U

◆ VRX_PATGEN_0_PATGEN_1_ADDR

#define VRX_PATGEN_0_PATGEN_1_ADDR   0x241U

◆ VRX_PATGEN_0_PATGEN_1_DEFAULT

#define VRX_PATGEN_0_PATGEN_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_V2D_0_ADDR

#define VRX_PATGEN_0_V2D_0_ADDR   0x256U

◆ VRX_PATGEN_0_V2D_0_DEFAULT

#define VRX_PATGEN_0_V2D_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_V2D_1_ADDR

#define VRX_PATGEN_0_V2D_1_ADDR   0x255U

◆ VRX_PATGEN_0_V2D_1_DEFAULT

#define VRX_PATGEN_0_V2D_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_V2D_2_ADDR

#define VRX_PATGEN_0_V2D_2_ADDR   0x254U

◆ VRX_PATGEN_0_V2D_2_DEFAULT

#define VRX_PATGEN_0_V2D_2_DEFAULT   0x00U

◆ VRX_PATGEN_0_V2H_0_ADDR

#define VRX_PATGEN_0_V2H_0_ADDR   0x24DU

◆ VRX_PATGEN_0_V2H_0_DEFAULT

#define VRX_PATGEN_0_V2H_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_V2H_1_ADDR

#define VRX_PATGEN_0_V2H_1_ADDR   0x24CU

◆ VRX_PATGEN_0_V2H_1_DEFAULT

#define VRX_PATGEN_0_V2H_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_V2H_2_ADDR

#define VRX_PATGEN_0_V2H_2_ADDR   0x24BU

◆ VRX_PATGEN_0_V2H_2_DEFAULT

#define VRX_PATGEN_0_V2H_2_DEFAULT   0x00U

◆ VRX_PATGEN_0_VS_DLY_0_ADDR

#define VRX_PATGEN_0_VS_DLY_0_ADDR   0x244U

◆ VRX_PATGEN_0_VS_DLY_0_DEFAULT

#define VRX_PATGEN_0_VS_DLY_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_VS_DLY_1_ADDR

#define VRX_PATGEN_0_VS_DLY_1_ADDR   0x243U

◆ VRX_PATGEN_0_VS_DLY_1_DEFAULT

#define VRX_PATGEN_0_VS_DLY_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_VS_DLY_2_ADDR

#define VRX_PATGEN_0_VS_DLY_2_ADDR   0x242U

◆ VRX_PATGEN_0_VS_DLY_2_DEFAULT

#define VRX_PATGEN_0_VS_DLY_2_DEFAULT   0x00U

◆ VRX_PATGEN_0_VS_HIGH_0_ADDR

#define VRX_PATGEN_0_VS_HIGH_0_ADDR   0x247U

◆ VRX_PATGEN_0_VS_HIGH_0_DEFAULT

#define VRX_PATGEN_0_VS_HIGH_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_VS_HIGH_1_ADDR

#define VRX_PATGEN_0_VS_HIGH_1_ADDR   0x246U

◆ VRX_PATGEN_0_VS_HIGH_1_DEFAULT

#define VRX_PATGEN_0_VS_HIGH_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_VS_HIGH_2_ADDR

#define VRX_PATGEN_0_VS_HIGH_2_ADDR   0x245U

◆ VRX_PATGEN_0_VS_HIGH_2_DEFAULT

#define VRX_PATGEN_0_VS_HIGH_2_DEFAULT   0x00U

◆ VRX_PATGEN_0_VS_LOW_0_ADDR

#define VRX_PATGEN_0_VS_LOW_0_ADDR   0x24AU

◆ VRX_PATGEN_0_VS_LOW_0_DEFAULT

#define VRX_PATGEN_0_VS_LOW_0_DEFAULT   0x00U

◆ VRX_PATGEN_0_VS_LOW_1_ADDR

#define VRX_PATGEN_0_VS_LOW_1_ADDR   0x249U

◆ VRX_PATGEN_0_VS_LOW_1_DEFAULT

#define VRX_PATGEN_0_VS_LOW_1_DEFAULT   0x00U

◆ VRX_PATGEN_0_VS_LOW_2_ADDR

#define VRX_PATGEN_0_VS_LOW_2_ADDR   0x248U

◆ VRX_PATGEN_0_VS_LOW_2_DEFAULT

#define VRX_PATGEN_0_VS_LOW_2_DEFAULT   0x00U

◆ VRX_Y_CROSS_0_ADDR

#define VRX_Y_CROSS_0_ADDR   0x1E0U

◆ VRX_Y_CROSS_0_DEFAULT

#define VRX_Y_CROSS_0_DEFAULT   0x00U

◆ VRX_Y_CROSS_10_ADDR

#define VRX_Y_CROSS_10_ADDR   0x1EAU

◆ VRX_Y_CROSS_10_DEFAULT

#define VRX_Y_CROSS_10_DEFAULT   0x0AU

◆ VRX_Y_CROSS_11_ADDR

#define VRX_Y_CROSS_11_ADDR   0x1EBU

◆ VRX_Y_CROSS_11_DEFAULT

#define VRX_Y_CROSS_11_DEFAULT   0x0BU

◆ VRX_Y_CROSS_12_ADDR

#define VRX_Y_CROSS_12_ADDR   0x1ECU

◆ VRX_Y_CROSS_12_DEFAULT

#define VRX_Y_CROSS_12_DEFAULT   0x0CU

◆ VRX_Y_CROSS_13_ADDR

#define VRX_Y_CROSS_13_ADDR   0x1EDU

◆ VRX_Y_CROSS_13_DEFAULT

#define VRX_Y_CROSS_13_DEFAULT   0x0DU

◆ VRX_Y_CROSS_14_ADDR

#define VRX_Y_CROSS_14_ADDR   0x1EEU

◆ VRX_Y_CROSS_14_DEFAULT

#define VRX_Y_CROSS_14_DEFAULT   0x0EU

◆ VRX_Y_CROSS_15_ADDR

#define VRX_Y_CROSS_15_ADDR   0x1EFU

◆ VRX_Y_CROSS_15_DEFAULT

#define VRX_Y_CROSS_15_DEFAULT   0x0FU

◆ VRX_Y_CROSS_16_ADDR

#define VRX_Y_CROSS_16_ADDR   0x1F0U

◆ VRX_Y_CROSS_16_DEFAULT

#define VRX_Y_CROSS_16_DEFAULT   0x10U

◆ VRX_Y_CROSS_17_ADDR

#define VRX_Y_CROSS_17_ADDR   0x1F1U

◆ VRX_Y_CROSS_17_DEFAULT

#define VRX_Y_CROSS_17_DEFAULT   0x11U

◆ VRX_Y_CROSS_18_ADDR

#define VRX_Y_CROSS_18_ADDR   0x1F2U

◆ VRX_Y_CROSS_18_DEFAULT

#define VRX_Y_CROSS_18_DEFAULT   0x12U

◆ VRX_Y_CROSS_19_ADDR

#define VRX_Y_CROSS_19_ADDR   0x1F3U

◆ VRX_Y_CROSS_19_DEFAULT

#define VRX_Y_CROSS_19_DEFAULT   0x13U

◆ VRX_Y_CROSS_1_ADDR

#define VRX_Y_CROSS_1_ADDR   0x1E1U

◆ VRX_Y_CROSS_1_DEFAULT

#define VRX_Y_CROSS_1_DEFAULT   0x01U

◆ VRX_Y_CROSS_20_ADDR

#define VRX_Y_CROSS_20_ADDR   0x1F4U

◆ VRX_Y_CROSS_20_DEFAULT

#define VRX_Y_CROSS_20_DEFAULT   0x14U

◆ VRX_Y_CROSS_21_ADDR

#define VRX_Y_CROSS_21_ADDR   0x1F5U

◆ VRX_Y_CROSS_21_DEFAULT

#define VRX_Y_CROSS_21_DEFAULT   0x15U

◆ VRX_Y_CROSS_22_ADDR

#define VRX_Y_CROSS_22_ADDR   0x1F6U

◆ VRX_Y_CROSS_22_DEFAULT

#define VRX_Y_CROSS_22_DEFAULT   0x16U

◆ VRX_Y_CROSS_23_ADDR

#define VRX_Y_CROSS_23_ADDR   0x1F7U

◆ VRX_Y_CROSS_23_DEFAULT

#define VRX_Y_CROSS_23_DEFAULT   0x17U

◆ VRX_Y_CROSS_27_ADDR

#define VRX_Y_CROSS_27_ADDR   0x1FDU

◆ VRX_Y_CROSS_27_DEFAULT

#define VRX_Y_CROSS_27_DEFAULT   0x1BU

◆ VRX_Y_CROSS_28_ADDR

#define VRX_Y_CROSS_28_ADDR   0x1FEU

◆ VRX_Y_CROSS_28_DEFAULT

#define VRX_Y_CROSS_28_DEFAULT   0x1CU

◆ VRX_Y_CROSS_29_ADDR

#define VRX_Y_CROSS_29_ADDR   0x1FFU

◆ VRX_Y_CROSS_29_DEFAULT

#define VRX_Y_CROSS_29_DEFAULT   0x1DU

◆ VRX_Y_CROSS_2_ADDR

#define VRX_Y_CROSS_2_ADDR   0x1E2U

◆ VRX_Y_CROSS_2_DEFAULT

#define VRX_Y_CROSS_2_DEFAULT   0x02U

◆ VRX_Y_CROSS_3_ADDR

#define VRX_Y_CROSS_3_ADDR   0x1E3U

◆ VRX_Y_CROSS_3_DEFAULT

#define VRX_Y_CROSS_3_DEFAULT   0x03U

◆ VRX_Y_CROSS_4_ADDR

#define VRX_Y_CROSS_4_ADDR   0x1E4U

◆ VRX_Y_CROSS_4_DEFAULT

#define VRX_Y_CROSS_4_DEFAULT   0x04U

◆ VRX_Y_CROSS_5_ADDR

#define VRX_Y_CROSS_5_ADDR   0x1E5U

◆ VRX_Y_CROSS_5_DEFAULT

#define VRX_Y_CROSS_5_DEFAULT   0x05U

◆ VRX_Y_CROSS_6_ADDR

#define VRX_Y_CROSS_6_ADDR   0x1E6U

◆ VRX_Y_CROSS_6_DEFAULT

#define VRX_Y_CROSS_6_DEFAULT   0x06U

◆ VRX_Y_CROSS_7_ADDR

#define VRX_Y_CROSS_7_ADDR   0x1E7U

◆ VRX_Y_CROSS_7_DEFAULT

#define VRX_Y_CROSS_7_DEFAULT   0x07U

◆ VRX_Y_CROSS_8_ADDR

#define VRX_Y_CROSS_8_ADDR   0x1E8U

◆ VRX_Y_CROSS_8_DEFAULT

#define VRX_Y_CROSS_8_DEFAULT   0x08U

◆ VRX_Y_CROSS_9_ADDR

#define VRX_Y_CROSS_9_ADDR   0x1E9U

◆ VRX_Y_CROSS_9_DEFAULT

#define VRX_Y_CROSS_9_DEFAULT   0x09U

◆ VRX_Y_CROSS_DE_ADDR

#define VRX_Y_CROSS_DE_ADDR   0x1FAU

◆ VRX_Y_CROSS_DE_DEFAULT

#define VRX_Y_CROSS_DE_DEFAULT   0x1AU

◆ VRX_Y_CROSS_HS_ADDR

#define VRX_Y_CROSS_HS_ADDR   0x1F8U

◆ VRX_Y_CROSS_HS_DEFAULT

#define VRX_Y_CROSS_HS_DEFAULT   0x18U

◆ VRX_Y_CROSS_VS_ADDR

#define VRX_Y_CROSS_VS_ADDR   0x1F9U

◆ VRX_Y_CROSS_VS_DEFAULT

#define VRX_Y_CROSS_VS_DEFAULT   0x19U

◆ VRX_Y_PRBS_ERR_ADDR

#define VRX_Y_PRBS_ERR_ADDR   0x1FBU

◆ VRX_Y_PRBS_ERR_DEFAULT

#define VRX_Y_PRBS_ERR_DEFAULT   0x00U

◆ VRX_Y_VPRBS_ADDR

#define VRX_Y_VPRBS_ADDR   0x1FCU

◆ VRX_Y_VPRBS_DEFAULT

#define VRX_Y_VPRBS_DEFAULT   0x80U

◆ VRX_Z_CROSS_0_ADDR

#define VRX_Z_CROSS_0_ADDR   0x200U

◆ VRX_Z_CROSS_0_DEFAULT

#define VRX_Z_CROSS_0_DEFAULT   0x00U

◆ VRX_Z_CROSS_10_ADDR

#define VRX_Z_CROSS_10_ADDR   0x20AU

◆ VRX_Z_CROSS_10_DEFAULT

#define VRX_Z_CROSS_10_DEFAULT   0x0AU

◆ VRX_Z_CROSS_11_ADDR

#define VRX_Z_CROSS_11_ADDR   0x20BU

◆ VRX_Z_CROSS_11_DEFAULT

#define VRX_Z_CROSS_11_DEFAULT   0x0BU

◆ VRX_Z_CROSS_12_ADDR

#define VRX_Z_CROSS_12_ADDR   0x20CU

◆ VRX_Z_CROSS_12_DEFAULT

#define VRX_Z_CROSS_12_DEFAULT   0x0CU

◆ VRX_Z_CROSS_13_ADDR

#define VRX_Z_CROSS_13_ADDR   0x20DU

◆ VRX_Z_CROSS_13_DEFAULT

#define VRX_Z_CROSS_13_DEFAULT   0x0DU

◆ VRX_Z_CROSS_14_ADDR

#define VRX_Z_CROSS_14_ADDR   0x20EU

◆ VRX_Z_CROSS_14_DEFAULT

#define VRX_Z_CROSS_14_DEFAULT   0x0EU

◆ VRX_Z_CROSS_15_ADDR

#define VRX_Z_CROSS_15_ADDR   0x20FU

◆ VRX_Z_CROSS_15_DEFAULT

#define VRX_Z_CROSS_15_DEFAULT   0x0FU

◆ VRX_Z_CROSS_16_ADDR

#define VRX_Z_CROSS_16_ADDR   0x210U

◆ VRX_Z_CROSS_16_DEFAULT

#define VRX_Z_CROSS_16_DEFAULT   0x10U

◆ VRX_Z_CROSS_17_ADDR

#define VRX_Z_CROSS_17_ADDR   0x211U

◆ VRX_Z_CROSS_17_DEFAULT

#define VRX_Z_CROSS_17_DEFAULT   0x11U

◆ VRX_Z_CROSS_18_ADDR

#define VRX_Z_CROSS_18_ADDR   0x212U

◆ VRX_Z_CROSS_18_DEFAULT

#define VRX_Z_CROSS_18_DEFAULT   0x12U

◆ VRX_Z_CROSS_19_ADDR

#define VRX_Z_CROSS_19_ADDR   0x213U

◆ VRX_Z_CROSS_19_DEFAULT

#define VRX_Z_CROSS_19_DEFAULT   0x13U

◆ VRX_Z_CROSS_1_ADDR

#define VRX_Z_CROSS_1_ADDR   0x201U

◆ VRX_Z_CROSS_1_DEFAULT

#define VRX_Z_CROSS_1_DEFAULT   0x01U

◆ VRX_Z_CROSS_20_ADDR

#define VRX_Z_CROSS_20_ADDR   0x214U

◆ VRX_Z_CROSS_20_DEFAULT

#define VRX_Z_CROSS_20_DEFAULT   0x14U

◆ VRX_Z_CROSS_21_ADDR

#define VRX_Z_CROSS_21_ADDR   0x215U

◆ VRX_Z_CROSS_21_DEFAULT

#define VRX_Z_CROSS_21_DEFAULT   0x15U

◆ VRX_Z_CROSS_22_ADDR

#define VRX_Z_CROSS_22_ADDR   0x216U

◆ VRX_Z_CROSS_22_DEFAULT

#define VRX_Z_CROSS_22_DEFAULT   0x16U

◆ VRX_Z_CROSS_23_ADDR

#define VRX_Z_CROSS_23_ADDR   0x217U

◆ VRX_Z_CROSS_23_DEFAULT

#define VRX_Z_CROSS_23_DEFAULT   0x17U

◆ VRX_Z_CROSS_27_ADDR

#define VRX_Z_CROSS_27_ADDR   0x21DU

◆ VRX_Z_CROSS_27_DEFAULT

#define VRX_Z_CROSS_27_DEFAULT   0x1BU

◆ VRX_Z_CROSS_28_ADDR

#define VRX_Z_CROSS_28_ADDR   0x21EU

◆ VRX_Z_CROSS_28_DEFAULT

#define VRX_Z_CROSS_28_DEFAULT   0x1CU

◆ VRX_Z_CROSS_29_ADDR

#define VRX_Z_CROSS_29_ADDR   0x21FU

◆ VRX_Z_CROSS_29_DEFAULT

#define VRX_Z_CROSS_29_DEFAULT   0x1DU

◆ VRX_Z_CROSS_2_ADDR

#define VRX_Z_CROSS_2_ADDR   0x202U

◆ VRX_Z_CROSS_2_DEFAULT

#define VRX_Z_CROSS_2_DEFAULT   0x02U

◆ VRX_Z_CROSS_3_ADDR

#define VRX_Z_CROSS_3_ADDR   0x203U

◆ VRX_Z_CROSS_3_DEFAULT

#define VRX_Z_CROSS_3_DEFAULT   0x03U

◆ VRX_Z_CROSS_4_ADDR

#define VRX_Z_CROSS_4_ADDR   0x204U

◆ VRX_Z_CROSS_4_DEFAULT

#define VRX_Z_CROSS_4_DEFAULT   0x04U

◆ VRX_Z_CROSS_5_ADDR

#define VRX_Z_CROSS_5_ADDR   0x205U

◆ VRX_Z_CROSS_5_DEFAULT

#define VRX_Z_CROSS_5_DEFAULT   0x05U

◆ VRX_Z_CROSS_6_ADDR

#define VRX_Z_CROSS_6_ADDR   0x206U

◆ VRX_Z_CROSS_6_DEFAULT

#define VRX_Z_CROSS_6_DEFAULT   0x06U

◆ VRX_Z_CROSS_7_ADDR

#define VRX_Z_CROSS_7_ADDR   0x207U

◆ VRX_Z_CROSS_7_DEFAULT

#define VRX_Z_CROSS_7_DEFAULT   0x07U

◆ VRX_Z_CROSS_8_ADDR

#define VRX_Z_CROSS_8_ADDR   0x208U

◆ VRX_Z_CROSS_8_DEFAULT

#define VRX_Z_CROSS_8_DEFAULT   0x08U

◆ VRX_Z_CROSS_9_ADDR

#define VRX_Z_CROSS_9_ADDR   0x209U

◆ VRX_Z_CROSS_9_DEFAULT

#define VRX_Z_CROSS_9_DEFAULT   0x09U

◆ VRX_Z_CROSS_DE_ADDR

#define VRX_Z_CROSS_DE_ADDR   0x21AU

◆ VRX_Z_CROSS_DE_DEFAULT

#define VRX_Z_CROSS_DE_DEFAULT   0x1AU

◆ VRX_Z_CROSS_HS_ADDR

#define VRX_Z_CROSS_HS_ADDR   0x218U

◆ VRX_Z_CROSS_HS_DEFAULT

#define VRX_Z_CROSS_HS_DEFAULT   0x18U

◆ VRX_Z_CROSS_VS_ADDR

#define VRX_Z_CROSS_VS_ADDR   0x219U

◆ VRX_Z_CROSS_VS_DEFAULT

#define VRX_Z_CROSS_VS_DEFAULT   0x19U

◆ VRX_Z_PRBS_ERR_ADDR

#define VRX_Z_PRBS_ERR_ADDR   0x21BU

◆ VRX_Z_PRBS_ERR_DEFAULT

#define VRX_Z_PRBS_ERR_DEFAULT   0x00U

◆ VRX_Z_VPRBS_ADDR

#define VRX_Z_VPRBS_ADDR   0x21CU

◆ VRX_Z_VPRBS_DEFAULT

#define VRX_Z_VPRBS_DEFAULT   0x80U

◆ VS_DET_Y_MISC_HS_VS_ACT_Y_ADDR

#define VS_DET_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U

◆ VS_DET_Y_MISC_HS_VS_ACT_Y_MASK

#define VS_DET_Y_MISC_HS_VS_ACT_Y_MASK   0x20U

◆ VS_DET_Y_MISC_HS_VS_ACT_Y_POS

#define VS_DET_Y_MISC_HS_VS_ACT_Y_POS   5U

◆ VS_DET_Z_MISC_HS_VS_ACT_Z_ADDR

#define VS_DET_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U

◆ VS_DET_Z_MISC_HS_VS_ACT_Z_MASK

#define VS_DET_Z_MISC_HS_VS_ACT_Z_MASK   0x20U

◆ VS_DET_Z_MISC_HS_VS_ACT_Z_POS

#define VS_DET_Z_MISC_HS_VS_ACT_Z_POS   5U

◆ VS_DLY_0_VRX_PATGEN_0_VS_DLY_0_ADDR

#define VS_DLY_0_VRX_PATGEN_0_VS_DLY_0_ADDR   0x244U

◆ VS_DLY_0_VRX_PATGEN_0_VS_DLY_0_MASK

#define VS_DLY_0_VRX_PATGEN_0_VS_DLY_0_MASK   0xFFU

◆ VS_DLY_0_VRX_PATGEN_0_VS_DLY_0_POS

#define VS_DLY_0_VRX_PATGEN_0_VS_DLY_0_POS   0U

◆ VS_DLY_1_VRX_PATGEN_0_VS_DLY_1_ADDR

#define VS_DLY_1_VRX_PATGEN_0_VS_DLY_1_ADDR   0x243U

◆ VS_DLY_1_VRX_PATGEN_0_VS_DLY_1_MASK

#define VS_DLY_1_VRX_PATGEN_0_VS_DLY_1_MASK   0xFFU

◆ VS_DLY_1_VRX_PATGEN_0_VS_DLY_1_POS

#define VS_DLY_1_VRX_PATGEN_0_VS_DLY_1_POS   0U

◆ VS_DLY_2_VRX_PATGEN_0_VS_DLY_2_ADDR

#define VS_DLY_2_VRX_PATGEN_0_VS_DLY_2_ADDR   0x242U

◆ VS_DLY_2_VRX_PATGEN_0_VS_DLY_2_MASK

#define VS_DLY_2_VRX_PATGEN_0_VS_DLY_2_MASK   0xFFU

◆ VS_DLY_2_VRX_PATGEN_0_VS_DLY_2_POS

#define VS_DLY_2_VRX_PATGEN_0_VS_DLY_2_POS   0U

◆ VS_HIGH_0_VRX_PATGEN_0_VS_HIGH_0_ADDR

#define VS_HIGH_0_VRX_PATGEN_0_VS_HIGH_0_ADDR   0x247U

◆ VS_HIGH_0_VRX_PATGEN_0_VS_HIGH_0_MASK

#define VS_HIGH_0_VRX_PATGEN_0_VS_HIGH_0_MASK   0xFFU

◆ VS_HIGH_0_VRX_PATGEN_0_VS_HIGH_0_POS

#define VS_HIGH_0_VRX_PATGEN_0_VS_HIGH_0_POS   0U

◆ VS_HIGH_1_VRX_PATGEN_0_VS_HIGH_1_ADDR

#define VS_HIGH_1_VRX_PATGEN_0_VS_HIGH_1_ADDR   0x246U

◆ VS_HIGH_1_VRX_PATGEN_0_VS_HIGH_1_MASK

#define VS_HIGH_1_VRX_PATGEN_0_VS_HIGH_1_MASK   0xFFU

◆ VS_HIGH_1_VRX_PATGEN_0_VS_HIGH_1_POS

#define VS_HIGH_1_VRX_PATGEN_0_VS_HIGH_1_POS   0U

◆ VS_HIGH_2_VRX_PATGEN_0_VS_HIGH_2_ADDR

#define VS_HIGH_2_VRX_PATGEN_0_VS_HIGH_2_ADDR   0x245U

◆ VS_HIGH_2_VRX_PATGEN_0_VS_HIGH_2_MASK

#define VS_HIGH_2_VRX_PATGEN_0_VS_HIGH_2_MASK   0xFFU

◆ VS_HIGH_2_VRX_PATGEN_0_VS_HIGH_2_POS

#define VS_HIGH_2_VRX_PATGEN_0_VS_HIGH_2_POS   0U

◆ VS_INV_VRX_PATGEN_0_PATGEN_0_ADDR

#define VS_INV_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U

◆ VS_INV_VRX_PATGEN_0_PATGEN_0_MASK

#define VS_INV_VRX_PATGEN_0_PATGEN_0_MASK   0x10U

◆ VS_INV_VRX_PATGEN_0_PATGEN_0_POS

#define VS_INV_VRX_PATGEN_0_PATGEN_0_POS   4U

◆ VS_LOW_0_VRX_PATGEN_0_VS_LOW_0_ADDR

#define VS_LOW_0_VRX_PATGEN_0_VS_LOW_0_ADDR   0x24AU

◆ VS_LOW_0_VRX_PATGEN_0_VS_LOW_0_MASK

#define VS_LOW_0_VRX_PATGEN_0_VS_LOW_0_MASK   0xFFU

◆ VS_LOW_0_VRX_PATGEN_0_VS_LOW_0_POS

#define VS_LOW_0_VRX_PATGEN_0_VS_LOW_0_POS   0U

◆ VS_LOW_1_VRX_PATGEN_0_VS_LOW_1_ADDR

#define VS_LOW_1_VRX_PATGEN_0_VS_LOW_1_ADDR   0x249U

◆ VS_LOW_1_VRX_PATGEN_0_VS_LOW_1_MASK

#define VS_LOW_1_VRX_PATGEN_0_VS_LOW_1_MASK   0xFFU

◆ VS_LOW_1_VRX_PATGEN_0_VS_LOW_1_POS

#define VS_LOW_1_VRX_PATGEN_0_VS_LOW_1_POS   0U

◆ VS_LOW_2_VRX_PATGEN_0_VS_LOW_2_ADDR

#define VS_LOW_2_VRX_PATGEN_0_VS_LOW_2_ADDR   0x248U

◆ VS_LOW_2_VRX_PATGEN_0_VS_LOW_2_MASK

#define VS_LOW_2_VRX_PATGEN_0_VS_LOW_2_MASK   0xFFU

◆ VS_LOW_2_VRX_PATGEN_0_VS_LOW_2_POS

#define VS_LOW_2_VRX_PATGEN_0_VS_LOW_2_POS   0U

◆ VS_OUT1_MISC_CFG_0_ADDR

#define VS_OUT1_MISC_CFG_0_ADDR   0x540U

◆ VS_OUT1_MISC_CFG_0_MASK

#define VS_OUT1_MISC_CFG_0_MASK   0xE0U

◆ VS_OUT1_MISC_CFG_0_POS

#define VS_OUT1_MISC_CFG_0_POS   5U

◆ VS_OUT2_MISC_CFG_1_ADDR

#define VS_OUT2_MISC_CFG_1_ADDR   0x541U

◆ VS_OUT2_MISC_CFG_1_MASK

#define VS_OUT2_MISC_CFG_1_MASK   0xE0U

◆ VS_OUT2_MISC_CFG_1_POS

#define VS_OUT2_MISC_CFG_1_POS   5U

◆ VS_POL_Y_MISC_HS_VS_ACT_Y_ADDR

#define VS_POL_Y_MISC_HS_VS_ACT_Y_ADDR   0x575U

◆ VS_POL_Y_MISC_HS_VS_ACT_Y_MASK

#define VS_POL_Y_MISC_HS_VS_ACT_Y_MASK   0x02U

◆ VS_POL_Y_MISC_HS_VS_ACT_Y_POS

#define VS_POL_Y_MISC_HS_VS_ACT_Y_POS   1U

◆ VS_POL_Z_MISC_HS_VS_ACT_Z_ADDR

#define VS_POL_Z_MISC_HS_VS_ACT_Z_ADDR   0x576U

◆ VS_POL_Z_MISC_HS_VS_ACT_Z_MASK

#define VS_POL_Z_MISC_HS_VS_ACT_Z_MASK   0x02U

◆ VS_POL_Z_MISC_HS_VS_ACT_Z_POS

#define VS_POL_Z_MISC_HS_VS_ACT_Z_POS   1U

◆ VS_TRIG_VRX_PATGEN_0_PATGEN_1_ADDR

#define VS_TRIG_VRX_PATGEN_0_PATGEN_1_ADDR   0x241U

◆ VS_TRIG_VRX_PATGEN_0_PATGEN_1_MASK

#define VS_TRIG_VRX_PATGEN_0_PATGEN_1_MASK   0x01U

◆ VS_TRIG_VRX_PATGEN_0_PATGEN_1_POS

#define VS_TRIG_VRX_PATGEN_0_PATGEN_1_POS   0U

◆ VS_VC2_H_BACKTOP_BACKTOP5_ADDR

#define VS_VC2_H_BACKTOP_BACKTOP5_ADDR   0x30CU

◆ VS_VC2_H_BACKTOP_BACKTOP5_MASK

#define VS_VC2_H_BACKTOP_BACKTOP5_MASK   0xFFU

◆ VS_VC2_H_BACKTOP_BACKTOP5_POS

#define VS_VC2_H_BACKTOP_BACKTOP5_POS   0U

◆ VS_VC2_L_BACKTOP_BACKTOP4_ADDR

#define VS_VC2_L_BACKTOP_BACKTOP4_ADDR   0x30BU

◆ VS_VC2_L_BACKTOP_BACKTOP4_MASK

#define VS_VC2_L_BACKTOP_BACKTOP4_MASK   0xFFU

◆ VS_VC2_L_BACKTOP_BACKTOP4_POS

#define VS_VC2_L_BACKTOP_BACKTOP4_POS   0U

◆ VS_VC3_H_BACKTOP_BACKTOP7_ADDR

#define VS_VC3_H_BACKTOP_BACKTOP7_ADDR   0x30EU

◆ VS_VC3_H_BACKTOP_BACKTOP7_MASK

#define VS_VC3_H_BACKTOP_BACKTOP7_MASK   0xFFU

◆ VS_VC3_H_BACKTOP_BACKTOP7_POS

#define VS_VC3_H_BACKTOP_BACKTOP7_POS   0U

◆ VS_VC3_L_BACKTOP_BACKTOP6_ADDR

#define VS_VC3_L_BACKTOP_BACKTOP6_ADDR   0x30DU

◆ VS_VC3_L_BACKTOP_BACKTOP6_MASK

#define VS_VC3_L_BACKTOP_BACKTOP6_MASK   0xFFU

◆ VS_VC3_L_BACKTOP_BACKTOP6_POS

#define VS_VC3_L_BACKTOP_BACKTOP6_POS   0U

◆ VSYNCPOL_WM_WM_2_ADDR

#define VSYNCPOL_WM_WM_2_ADDR   0x192U

◆ VSYNCPOL_WM_WM_2_MASK

#define VSYNCPOL_WM_WM_2_MASK   0x04U

◆ VSYNCPOL_WM_WM_2_POS

#define VSYNCPOL_WM_WM_2_POS   2U

◆ VTERM_OV_FLAG_MISC_PM_OV_STAT3_ADDR

#define VTERM_OV_FLAG_MISC_PM_OV_STAT3_ADDR   0x579U

◆ VTERM_OV_FLAG_MISC_PM_OV_STAT3_MASK

#define VTERM_OV_FLAG_MISC_PM_OV_STAT3_MASK   0x80U

◆ VTERM_OV_FLAG_MISC_PM_OV_STAT3_POS

#define VTERM_OV_FLAG_MISC_PM_OV_STAT3_POS   7U

◆ VTERM_OV_LEVEL_MISC_PM_OV_STAT2_ADDR

#define VTERM_OV_LEVEL_MISC_PM_OV_STAT2_ADDR   0x578U

◆ VTERM_OV_LEVEL_MISC_PM_OV_STAT2_MASK

#define VTERM_OV_LEVEL_MISC_PM_OV_STAT2_MASK   0x30U

◆ VTERM_OV_LEVEL_MISC_PM_OV_STAT2_POS

#define VTERM_OV_LEVEL_MISC_PM_OV_STAT2_POS   4U

◆ VTERM_OV_OEN_MISC_PM_OV_STAT2_ADDR

#define VTERM_OV_OEN_MISC_PM_OV_STAT2_ADDR   0x578U

◆ VTERM_OV_OEN_MISC_PM_OV_STAT2_MASK

#define VTERM_OV_OEN_MISC_PM_OV_STAT2_MASK   0x80U

◆ VTERM_OV_OEN_MISC_PM_OV_STAT2_POS

#define VTERM_OV_OEN_MISC_PM_OV_STAT2_POS   7U

◆ VTG_MODE_VRX_PATGEN_0_PATGEN_0_ADDR

#define VTG_MODE_VRX_PATGEN_0_PATGEN_0_ADDR   0x240U

◆ VTG_MODE_VRX_PATGEN_0_PATGEN_0_MASK

#define VTG_MODE_VRX_PATGEN_0_PATGEN_0_MASK   0x03U

◆ VTG_MODE_VRX_PATGEN_0_PATGEN_0_POS

#define VTG_MODE_VRX_PATGEN_0_PATGEN_0_POS   0U

◆ VTRACKEN_VID_RX_Y_VIDEO_RX3_ADDR

#define VTRACKEN_VID_RX_Y_VIDEO_RX3_ADDR   0x115U

◆ VTRACKEN_VID_RX_Y_VIDEO_RX3_MASK

#define VTRACKEN_VID_RX_Y_VIDEO_RX3_MASK   0x02U

◆ VTRACKEN_VID_RX_Y_VIDEO_RX3_POS

#define VTRACKEN_VID_RX_Y_VIDEO_RX3_POS   1U

◆ VTRACKEN_VID_RX_Z_VIDEO_RX3_ADDR

#define VTRACKEN_VID_RX_Z_VIDEO_RX3_ADDR   0x127U

◆ VTRACKEN_VID_RX_Z_VIDEO_RX3_MASK

#define VTRACKEN_VID_RX_Z_VIDEO_RX3_MASK   0x02U

◆ VTRACKEN_VID_RX_Z_VIDEO_RX3_POS

#define VTRACKEN_VID_RX_Z_VIDEO_RX3_POS   1U

◆ WAKE_EN_A_TCTRL_PWR4_ADDR

#define WAKE_EN_A_TCTRL_PWR4_ADDR   0x0CU

◆ WAKE_EN_A_TCTRL_PWR4_MASK

#define WAKE_EN_A_TCTRL_PWR4_MASK   0x10U

◆ WAKE_EN_A_TCTRL_PWR4_POS

#define WAKE_EN_A_TCTRL_PWR4_POS   4U

◆ WAKE_EN_B_TCTRL_PWR4_ADDR

#define WAKE_EN_B_TCTRL_PWR4_ADDR   0x0CU

◆ WAKE_EN_B_TCTRL_PWR4_MASK

#define WAKE_EN_B_TCTRL_PWR4_MASK   0x20U

◆ WAKE_EN_B_TCTRL_PWR4_POS

#define WAKE_EN_B_TCTRL_PWR4_POS   5U

◆ WM_DET_WM_WM_0_ADDR

#define WM_DET_WM_WM_0_ADDR   0x190U

◆ WM_DET_WM_WM_0_MASK

#define WM_DET_WM_WM_0_MASK   0x0CU

◆ WM_DET_WM_WM_0_POS

#define WM_DET_WM_WM_0_POS   2U

◆ WM_DETOUT_WM_WM_5_ADDR

#define WM_DETOUT_WM_WM_5_ADDR   0x195U

◆ WM_DETOUT_WM_WM_5_MASK

#define WM_DETOUT_WM_WM_5_MASK   0x02U

◆ WM_DETOUT_WM_WM_5_POS

#define WM_DETOUT_WM_WM_5_POS   1U

◆ WM_EN_WM_WM_0_ADDR

#define WM_EN_WM_WM_0_ADDR   0x190U

◆ WM_EN_WM_WM_0_MASK

#define WM_EN_WM_WM_0_MASK   0x01U

◆ WM_EN_WM_WM_0_POS

#define WM_EN_WM_WM_0_POS   0U

◆ WM_ERR_FLAG_TCTRL_INTR5_ADDR

#define WM_ERR_FLAG_TCTRL_INTR5_ADDR   0x1DU

◆ WM_ERR_FLAG_TCTRL_INTR5_MASK

#define WM_ERR_FLAG_TCTRL_INTR5_MASK   0x01U

◆ WM_ERR_FLAG_TCTRL_INTR5_POS

#define WM_ERR_FLAG_TCTRL_INTR5_POS   0U

◆ WM_ERR_OEN_TCTRL_INTR4_ADDR

#define WM_ERR_OEN_TCTRL_INTR4_ADDR   0x1CU

◆ WM_ERR_OEN_TCTRL_INTR4_MASK

#define WM_ERR_OEN_TCTRL_INTR4_MASK   0x01U

◆ WM_ERR_OEN_TCTRL_INTR4_POS

#define WM_ERR_OEN_TCTRL_INTR4_POS   0U

◆ WM_ERROR_WM_WM_5_ADDR

#define WM_ERROR_WM_WM_5_ADDR   0x195U

◆ WM_ERROR_WM_WM_5_MASK

#define WM_ERROR_WM_WM_5_MASK   0x01U

◆ WM_ERROR_WM_WM_5_POS

#define WM_ERROR_WM_WM_5_POS   0U

◆ WM_LEN_WM_WM_0_ADDR

#define WM_LEN_WM_WM_0_ADDR   0x190U

◆ WM_LEN_WM_WM_0_MASK

#define WM_LEN_WM_WM_0_MASK   0x80U

◆ WM_LEN_WM_WM_0_POS

#define WM_LEN_WM_WM_0_POS   7U

◆ WM_MASKMODE_WM_WM_4_ADDR

#define WM_MASKMODE_WM_WM_4_ADDR   0x194U

◆ WM_MASKMODE_WM_WM_4_MASK

#define WM_MASKMODE_WM_WM_4_MASK   0x03U

◆ WM_MASKMODE_WM_WM_4_POS

#define WM_MASKMODE_WM_WM_4_POS   0U

◆ WM_MODE_WM_WM_0_ADDR

#define WM_MODE_WM_WM_0_ADDR   0x190U

◆ WM_MODE_WM_WM_0_MASK

#define WM_MODE_WM_WM_0_MASK   0x70U

◆ WM_MODE_WM_WM_0_POS

#define WM_MODE_WM_WM_0_POS   4U

◆ WM_NPFILT_WM_WM_2_ADDR

#define WM_NPFILT_WM_WM_2_ADDR   0x192U

◆ WM_NPFILT_WM_WM_2_MASK

#define WM_NPFILT_WM_WM_2_MASK   0x03U

◆ WM_NPFILT_WM_WM_2_POS

#define WM_NPFILT_WM_WM_2_POS   0U

◆ WM_TIMER_WM_WM_6_ADDR

#define WM_TIMER_WM_WM_6_ADDR   0x196U

◆ WM_TIMER_WM_WM_6_MASK

#define WM_TIMER_WM_WM_6_MASK   0xFFU

◆ WM_TIMER_WM_WM_6_POS

#define WM_TIMER_WM_WM_6_POS   0U

◆ WM_WM_0_ADDR

#define WM_WM_0_ADDR   0x190U

◆ WM_WM_0_DEFAULT

#define WM_WM_0_DEFAULT   0x00U

◆ WM_WM_2_ADDR

#define WM_WM_2_ADDR   0x192U

◆ WM_WM_2_DEFAULT

#define WM_WM_2_DEFAULT   0x50U

◆ WM_WM_4_ADDR

#define WM_WM_4_ADDR   0x194U

◆ WM_WM_4_DEFAULT

#define WM_WM_4_DEFAULT   0x10U

◆ WM_WM_5_ADDR

#define WM_WM_5_ADDR   0x195U

◆ WM_WM_5_DEFAULT

#define WM_WM_5_DEFAULT   0x00U

◆ WM_WM_6_ADDR

#define WM_WM_6_ADDR   0x196U

◆ WM_WM_6_DEFAULT

#define WM_WM_6_DEFAULT   0x00U

◆ WM_WM_WREN_0_ADDR

#define WM_WM_WREN_0_ADDR   0x1AEU

◆ WM_WM_WREN_0_DEFAULT

#define WM_WM_WREN_0_DEFAULT   0x00U

◆ WM_WM_WREN_1_ADDR

#define WM_WM_WREN_1_ADDR   0x1AFU

◆ WM_WM_WREN_1_DEFAULT

#define WM_WM_WREN_1_DEFAULT   0x00U

◆ WM_WREN_H_WM_WM_WREN_1_ADDR

#define WM_WREN_H_WM_WM_WREN_1_ADDR   0x1AFU

◆ WM_WREN_H_WM_WM_WREN_1_MASK

#define WM_WREN_H_WM_WM_WREN_1_MASK   0xFFU

◆ WM_WREN_H_WM_WM_WREN_1_POS

#define WM_WREN_H_WM_WM_WREN_1_POS   0U

◆ WM_WREN_L_WM_WM_WREN_0_ADDR

#define WM_WREN_L_WM_WM_WREN_0_ADDR   0x1AEU

◆ WM_WREN_L_WM_WM_WREN_0_MASK

#define WM_WREN_L_WM_WM_WREN_0_MASK   0xFFU

◆ WM_WREN_L_WM_WM_WREN_0_POS

#define WM_WREN_L_WM_WM_WREN_0_POS   0U

◆ YUV_8_10_MUX_MODE1_BACKTOP_BACKTOP27_ADDR

#define YUV_8_10_MUX_MODE1_BACKTOP_BACKTOP27_ADDR   0x322U

◆ YUV_8_10_MUX_MODE1_BACKTOP_BACKTOP27_MASK

#define YUV_8_10_MUX_MODE1_BACKTOP_BACKTOP27_MASK   0x10U

◆ YUV_8_10_MUX_MODE1_BACKTOP_BACKTOP27_POS

#define YUV_8_10_MUX_MODE1_BACKTOP_BACKTOP27_POS   4U

◆ YUV_8_10_MUX_MODE2_BACKTOP_BACKTOP27_ADDR

#define YUV_8_10_MUX_MODE2_BACKTOP_BACKTOP27_ADDR   0x322U

◆ YUV_8_10_MUX_MODE2_BACKTOP_BACKTOP27_MASK

#define YUV_8_10_MUX_MODE2_BACKTOP_BACKTOP27_MASK   0x20U

◆ YUV_8_10_MUX_MODE2_BACKTOP_BACKTOP27_POS

#define YUV_8_10_MUX_MODE2_BACKTOP_BACKTOP27_POS   5U

◆ YUV_8_10_MUX_MODE3_BACKTOP_BACKTOP27_ADDR

#define YUV_8_10_MUX_MODE3_BACKTOP_BACKTOP27_ADDR   0x322U

◆ YUV_8_10_MUX_MODE3_BACKTOP_BACKTOP27_MASK

#define YUV_8_10_MUX_MODE3_BACKTOP_BACKTOP27_MASK   0x40U

◆ YUV_8_10_MUX_MODE3_BACKTOP_BACKTOP27_POS

#define YUV_8_10_MUX_MODE3_BACKTOP_BACKTOP27_POS   6U

◆ YUV_8_10_MUX_MODE4_BACKTOP_BACKTOP27_ADDR

#define YUV_8_10_MUX_MODE4_BACKTOP_BACKTOP27_ADDR   0x322U

◆ YUV_8_10_MUX_MODE4_BACKTOP_BACKTOP27_MASK

#define YUV_8_10_MUX_MODE4_BACKTOP_BACKTOP27_MASK   0x80U

◆ YUV_8_10_MUX_MODE4_BACKTOP_BACKTOP27_POS

#define YUV_8_10_MUX_MODE4_BACKTOP_BACKTOP27_POS   7U