ADI iSensor FX3 Firmware  v2.9.4-pub
Firmware for the Analog Devices EVAL-ADIS-FX3 IMU Evaluation Platform. This firmware can be compiled using the Cypress EZ USB Suite IDE
Data Structures | Macros | Typedefs
gctlaon_regs.h File Reference

Global Control Always-On registers for the EZ-USB FX3 Device. More...

#include <cyu3types.h>

Go to the source code of this file.

Data Structures

struct  GCTLAON_REGS_T
 

Macros

#define GCTLAON_BASE_ADDR   (0xe0050000)
 
#define GCTLAON   ((PGCTLAON_REGS_T) GCTLAON_BASE_ADDR)
 
#define CY_U3P_GCTL_CONTROL_ADDRESS   (0xe0050000)
 
#define CY_U3P_GCTL_CONTROL   (*(uvint32_t *)(0xe0050000))
 
#define CY_U3P_GCTL_CONTROL_DEFAULT   (0xde040001)
 
#define CY_U3P_GCTL_POR   (1u << 0) /* <0:0> RW1S:RW0C:1:No */
 
#define CY_U3P_GCTL_SW_RESET   (1u << 1) /* <1:1> RW1S:RW0C:0:No */
 
#define CY_U3P_GCTL_WDT_RESET   (1u << 2) /* <2:2> RW1S:RW0C:0:No */
 
#define CY_U3P_GCTL_WAKEUP_PWR   (1u << 3) /* <3:3> RW1S:RW0C:0:No */
 
#define CY_U3P_GCTL_WAKEUP_CLK   (1u << 4) /* <4:4> RW1S:RW0C:0:No */
 
#define CY_U3P_GCTL_BOOT_COMPLETE   (1u << 8) /* <8:8> R:RW:0:N/A */
 
#define CY_U3P_GCTL_DEBUG_MODE   (1u << 9) /* <9:9> RW:R:0:N/A */
 
#define CY_U3P_GCTL_RAM_SLEEP   (1u << 10) /* <10:10> R:RW:0:N/A */
 
#define CY_U3P_GCTL_WAKEUP_AP_INT   (1u << 11) /* <11:11> R:RW:0:N/A */
 
#define CY_U3P_GCTL_WAKEUP_CPU_INT   (1u << 12) /* <12:12> R:RW:0:No */
 
#define CY_U3P_GCTL_SYSMEM_BIST_EN   (1u << 14) /* <14:14> R:RW:0:No */
 
#define CY_U3P_GCTL_NO_SBYWFI   (1u << 15) /* <15:15> R:RW:0:No */
 
#define CY_U3P_GCTL_WDT_PROTECT_MASK   (0x00030000) /* <16:17> R:RW:0:Yes */
 
#define CY_U3P_GCTL_WDT_PROTECT_POS   (16)
 
#define CY_U3P_GCTL_ANALOG_SWITCH   (1u << 18) /* <18:18> R:RW:1:Yes */
 
#define CY_U3P_GCTL_USB_POWER_EN   (1u << 21) /* <21:21> R:RW:0:Yes */
 
#define CY_U3P_GCTL_USB_VBAT_EN   (1u << 22) /* <22:22> R:RW:0:No */
 
#define CY_U3P_GCTL_FREEZE_IO   (1u << 24) /* <24:24> R:RW:0:No */
 
#define CY_U3P_GCTL_MAIN_CLOCK_EN   (1u << 25) /* <25:25> RW1S:RW0C:1:Yes */
 
#define CY_U3P_GCTL_MAIN_POWER_EN   (1u << 26) /* <26:26> RW1S:RW0C:1:Yes */
 
#define CY_U3P_GCTL_BOOTROM_EN   (1u << 28) /* <28:28> R:RW0C:1:Yes */
 
#define CY_U3P_GCTL_WARM_BOOT   (1u << 29) /* <29:29> -:RW:0:N/A */
 
#define CY_U3P_GCTL_CPU_RESET_N   (1u << 30) /* <30:30> RW1S:RW0C:1:No */
 
#define CY_U3P_GCTL_HARD_RESET_N   (1u << 31) /* <31:31> R:RW0C:1:No */
 
#define CY_U3P_GCTL_WAKEUP_EN_ADDRESS   (0xe0050004)
 
#define CY_U3P_GCTL_WAKEUP_EN   (*(uvint32_t *)(0xe0050004))
 
#define CY_U3P_GCTL_WAKEUP_EN_DEFAULT   (0x00000000)
 
#define CY_U3P_GCTL_EN_PIB_CTRL0   (1u << 0) /* <0:0> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_PIB_CMD   (1u << 1) /* <1:1> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_PIB_CLK   (1u << 2) /* <2:2> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_S0_SDIO_INT   (1u << 3) /* <3:3> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_S1_SDIO_INT   (1u << 4) /* <4:4> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_S0S1_INS   (1u << 5) /* <5:5> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_UART_CTS   (1u << 6) /* <6:6> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_UIB_DP   (1u << 7) /* <7:7> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_UIB_DM   (1u << 8) /* <8:8> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_UIB_OTGID   (1u << 9) /* <9:9> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_UIB_SSRX   (1u << 10) /* <10:10> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_UIB_VBUS   (1u << 11) /* <11:11> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_WATCHDOG1   (1u << 12) /* <12:12> R:RW:0:Yes */
 
#define CY_U3P_GCTL_EN_WATCHDOG2   (1u << 13) /* <13:13> R:RW:0:Yes */
 
#define CY_U3P_GCTL_WAKEUP_POLARITY_ADDRESS   (0xe0050008)
 
#define CY_U3P_GCTL_WAKEUP_POLARITY   (*(uvint32_t *)(0xe0050008))
 
#define CY_U3P_GCTL_WAKEUP_POLARITY_DEFAULT   (0x00000800)
 
#define CY_U3P_GCTL_POL_S0_SDIO_INT   (1u << 3) /* <3:3> R:RW:0:Yes */
 
#define CY_U3P_GCTL_POL_S1_SDIO_INT   (1u << 4) /* <4:4> R:RW:0:Yes */
 
#define CY_U3P_GCTL_POL_S0S1_INS   (1u << 5) /* <5:5> R:RW:0:Yes */
 
#define CY_U3P_GCTL_POL_UART_CTS   (1u << 6) /* <6:6> R:RW:0:Yes */
 
#define CY_U3P_GCTL_POL_UIB_DP   (1u << 7) /* <7:7> R:RW:0:Yes */
 
#define CY_U3P_GCTL_POL_UIB_DM   (1u << 8) /* <8:8> R:RW:0:Yes */
 
#define CY_U3P_GCTL_POL_UIB_VBUS   (1u << 11) /* <11:11> R:RW:1:Yes */
 
#define CY_U3P_GCTL_WAKEUP_EVENT_ADDRESS   (0xe005000c)
 
#define CY_U3P_GCTL_WAKEUP_EVENT   (*(uvint32_t *)(0xe005000c))
 
#define CY_U3P_GCTL_WAKEUP_EVENT_DEFAULT   (0x00000000)
 
#define CY_U3P_GCTL_EV_PIB_CTRL0   (1u << 0) /* <0:0> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_PIB_CMD   (1u << 1) /* <1:1> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_PIB_CLK   (1u << 2) /* <2:2> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_S0_SDIO_INT   (1u << 3) /* <3:3> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_S1_SDIO_INT   (1u << 4) /* <4:4> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_S0S1_INS   (1u << 5) /* <5:5> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_UART_CTS   (1u << 6) /* <6:6> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_UIB_DP   (1u << 7) /* <7:7> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_UIB_DM   (1u << 8) /* <8:8> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_UIB_OTGID   (1u << 9) /* <9:9> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_UIB_SSRX   (1u << 10) /* <10:10> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_UIB_VBUS   (1u << 11) /* <11:11> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_WATCHDOG1   (1u << 12) /* <12:12> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_EV_WATCHDOG2   (1u << 13) /* <13:13> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_FREEZE_ADDRESS   (0xe0050010)
 
#define CY_U3P_GCTL_FREEZE   (*(uvint32_t *)(0xe0050010))
 
#define CY_U3P_GCTL_FREEZE_DEFAULT   (0x00000000)
 
#define CY_U3P_GCTL_PFRZ_MASK   (0x00000003) /* <0:1> R:RW:0:No */
 
#define CY_U3P_GCTL_PFRZ_POS   (0)
 
#define CY_U3P_GCTL_S0FRZ_MASK   (0x0000000c) /* <2:3> R:RW:0:No */
 
#define CY_U3P_GCTL_S0FRZ_POS   (2)
 
#define CY_U3P_GCTL_S1FRZ_MASK   (0x00000030) /* <4:5> R:RW:0:No */
 
#define CY_U3P_GCTL_S1FRZ_POS   (4)
 
#define CY_U3P_GCTL_LFRZ_MASK   (0x000000c0) /* <6:7> R:RW:0:No */
 
#define CY_U3P_GCTL_LFRZ_POS   (6)
 
#define CY_U3P_GCTL_WATCHDOG_CS_ADDRESS   (0xe0050014)
 
#define CY_U3P_GCTL_WATCHDOG_CS   (*(uvint32_t *)(0xe0050014))
 
#define CY_U3P_GCTL_WATCHDOG_CS_DEFAULT   (0x00010303)
 
#define CY_U3P_GCTL_MODE0_MASK   (0x00000003) /* <0:1> R:RW:3:Yes */
 
#define CY_U3P_GCTL_MODE0_POS   (0)
 
#define CY_U3P_GCTL_INTR0   (1u << 2) /* <2:2> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_BITS0_MASK   (0x000000f8) /* <3:7> R:RW:0:Yes */
 
#define CY_U3P_GCTL_BITS0_POS   (3)
 
#define CY_U3P_GCTL_MODE1_MASK   (0x00000300) /* <8:9> R:RW:3:Yes */
 
#define CY_U3P_GCTL_MODE1_POS   (8)
 
#define CY_U3P_GCTL_INTR1   (1u << 10) /* <10:10> RW1S:RW1C:0:Yes */
 
#define CY_U3P_GCTL_BITS1_MASK   (0x0000f800) /* <11:15> R:RW:0:Yes */
 
#define CY_U3P_GCTL_BITS1_POS   (11)
 
#define CY_U3P_GCTL_BACKUP_DIVIDER_MASK   (0x7fff0000) /* <16:30> R:RW:1:No */
 
#define CY_U3P_GCTL_BACKUP_DIVIDER_POS   (16)
 
#define CY_U3P_GCTL_BACKUP_CLK   (1u << 31) /* <31:31> R:RW:0:Yes */
 
#define CY_U3P_GCTL_WATCHDOG_TIMER0_ADDRESS   (0xe0050018)
 
#define CY_U3P_GCTL_WATCHDOG_TIMER0   (*(uvint32_t *)(0xe0050018))
 
#define CY_U3P_GCTL_WATCHDOG_TIMER0_DEFAULT   (0xffffffff)
 
#define CY_U3P_GCTL_COUNTER_MASK   (0xffffffff) /* <0:31> R:RW:0xFFFFFFFF:Yes */
 
#define CY_U3P_GCTL_COUNTER_POS   (0)
 
#define CY_U3P_GCTL_WATCHDOG_TIMER1_ADDRESS   (0xe005001c)
 
#define CY_U3P_GCTL_WATCHDOG_TIMER1   (*(uvint32_t *)(0xe005001c))
 
#define CY_U3P_GCTL_WATCHDOG_TIMER1_DEFAULT   (0xffffffff)
 
#define CY_U3P_GCTL_COUNTER_MASK   (0xffffffff) /* <0:31> R:RW:0xFFFFFFFF:Yes */
 
#define CY_U3P_GCTL_COUNTER_POS   (0)
 

Typedefs

typedef struct GCTLAON_REGS_T * PGCTLAON_REGS_T
 

Detailed Description

Global Control Always-On registers for the EZ-USB FX3 Device.

Author
Cypress Semiconductor
Generated by doxygen 1.8.20