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MAX32672 Peripheral Driver API
Peripheral Driver API for the MAX32672
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Macros | |
#define | MXC_F_GCR_ECCIE_RAM0_1_POS 0 |
#define | MXC_F_GCR_ECCIE_RAM0_1 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_RAM0_1_POS)) |
#define | MXC_F_GCR_ECCIE_RAM2_POS 1 |
#define | MXC_F_GCR_ECCIE_RAM2 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_RAM2_POS)) |
#define | MXC_F_GCR_ECCIE_RAM3_POS 2 |
#define | MXC_F_GCR_ECCIE_RAM3 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_RAM3_POS)) |
#define | MXC_F_GCR_ECCIE_ICC0_POS 3 |
#define | MXC_F_GCR_ECCIE_ICC0 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_ICC0_POS)) |
#define | MXC_F_GCR_ECCIE_FLASH0_POS 4 |
#define | MXC_F_GCR_ECCIE_FLASH0 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_FLASH0_POS)) |
#define | MXC_F_GCR_ECCIE_FLASH1_POS 5 |
#define | MXC_F_GCR_ECCIE_FLASH1 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_FLASH1_POS)) |
ECC IRQ Enable Register.
#define MXC_F_GCR_ECCIE_FLASH0 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_FLASH0_POS)) |
ECCIE_FLASH0 Mask
#define MXC_F_GCR_ECCIE_FLASH0_POS 4 |
ECCIE_FLASH0 Position
#define MXC_F_GCR_ECCIE_FLASH1 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_FLASH1_POS)) |
ECCIE_FLASH1 Mask
#define MXC_F_GCR_ECCIE_FLASH1_POS 5 |
ECCIE_FLASH1 Position
#define MXC_F_GCR_ECCIE_ICC0 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_ICC0_POS)) |
ECCIE_ICC0 Mask
#define MXC_F_GCR_ECCIE_ICC0_POS 3 |
ECCIE_ICC0 Position
#define MXC_F_GCR_ECCIE_RAM0_1 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_RAM0_1_POS)) |
ECCIE_RAM0_1 Mask
#define MXC_F_GCR_ECCIE_RAM0_1_POS 0 |
ECCIE_RAM0_1 Position
#define MXC_F_GCR_ECCIE_RAM2 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_RAM2_POS)) |
ECCIE_RAM2 Mask
#define MXC_F_GCR_ECCIE_RAM2_POS 1 |
ECCIE_RAM2 Position
#define MXC_F_GCR_ECCIE_RAM3 ((uint32_t)(0x1UL << MXC_F_GCR_ECCIE_RAM3_POS)) |
ECCIE_RAM3 Mask
#define MXC_F_GCR_ECCIE_RAM3_POS 2 |
ECCIE_RAM3 Position