ADC_CHSEL1

Macros
#define	MXC_F_ADC_CHSEL1_SLOT4_ID_POS   0
#define	MXC_F_ADC_CHSEL1_SLOT4_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL1_SLOT4_ID_POS))
#define	MXC_F_ADC_CHSEL1_SLOT5_ID_POS   8
#define	MXC_F_ADC_CHSEL1_SLOT5_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL1_SLOT5_ID_POS))
#define	MXC_F_ADC_CHSEL1_SLOT6_ID_POS   16
#define	MXC_F_ADC_CHSEL1_SLOT6_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL1_SLOT6_ID_POS))
#define	MXC_F_ADC_CHSEL1_SLOT7_ID_POS   24
#define	MXC_F_ADC_CHSEL1_SLOT7_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL1_SLOT7_ID_POS))

Detailed Description

Channel Select Register 1.

Macro Definition Documentation

MXC_F_ADC_CHSEL1_SLOT4_ID

#define MXC_F_ADC_CHSEL1_SLOT4_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL1_SLOT4_ID_POS))

CHSEL1_SLOT4_ID Mask

MXC_F_ADC_CHSEL1_SLOT4_ID_POS

#define MXC_F_ADC_CHSEL1_SLOT4_ID_POS   0

CHSEL1_SLOT4_ID Position

MXC_F_ADC_CHSEL1_SLOT5_ID

#define MXC_F_ADC_CHSEL1_SLOT5_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL1_SLOT5_ID_POS))

CHSEL1_SLOT5_ID Mask

MXC_F_ADC_CHSEL1_SLOT5_ID_POS

#define MXC_F_ADC_CHSEL1_SLOT5_ID_POS   8

CHSEL1_SLOT5_ID Position

MXC_F_ADC_CHSEL1_SLOT6_ID

#define MXC_F_ADC_CHSEL1_SLOT6_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL1_SLOT6_ID_POS))

CHSEL1_SLOT6_ID Mask

MXC_F_ADC_CHSEL1_SLOT6_ID_POS

#define MXC_F_ADC_CHSEL1_SLOT6_ID_POS   16

CHSEL1_SLOT6_ID Position

MXC_F_ADC_CHSEL1_SLOT7_ID

#define MXC_F_ADC_CHSEL1_SLOT7_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL1_SLOT7_ID_POS))

CHSEL1_SLOT7_ID Mask

MXC_F_ADC_CHSEL1_SLOT7_ID_POS

#define MXC_F_ADC_CHSEL1_SLOT7_ID_POS   24

CHSEL1_SLOT7_ID Position