ADC_CHSEL5

Macros
#define	MXC_F_ADC_CHSEL5_SLOT20_ID_POS   0
#define	MXC_F_ADC_CHSEL5_SLOT20_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL5_SLOT20_ID_POS))
#define	MXC_F_ADC_CHSEL5_SLOT21_ID_POS   8
#define	MXC_F_ADC_CHSEL5_SLOT21_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL5_SLOT21_ID_POS))
#define	MXC_F_ADC_CHSEL5_SLOT22_ID_POS   16
#define	MXC_F_ADC_CHSEL5_SLOT22_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL5_SLOT22_ID_POS))
#define	MXC_F_ADC_CHSEL5_SLOT23_ID_POS   24
#define	MXC_F_ADC_CHSEL5_SLOT23_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL5_SLOT23_ID_POS))

Detailed Description

Channel Select Register 5.

Macro Definition Documentation

MXC_F_ADC_CHSEL5_SLOT20_ID

#define MXC_F_ADC_CHSEL5_SLOT20_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL5_SLOT20_ID_POS))

CHSEL5_SLOT20_ID Mask

MXC_F_ADC_CHSEL5_SLOT20_ID_POS

#define MXC_F_ADC_CHSEL5_SLOT20_ID_POS   0

CHSEL5_SLOT20_ID Position

MXC_F_ADC_CHSEL5_SLOT21_ID

#define MXC_F_ADC_CHSEL5_SLOT21_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL5_SLOT21_ID_POS))

CHSEL5_SLOT21_ID Mask

MXC_F_ADC_CHSEL5_SLOT21_ID_POS

#define MXC_F_ADC_CHSEL5_SLOT21_ID_POS   8

CHSEL5_SLOT21_ID Position

MXC_F_ADC_CHSEL5_SLOT22_ID

#define MXC_F_ADC_CHSEL5_SLOT22_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL5_SLOT22_ID_POS))

CHSEL5_SLOT22_ID Mask

MXC_F_ADC_CHSEL5_SLOT22_ID_POS

#define MXC_F_ADC_CHSEL5_SLOT22_ID_POS   16

CHSEL5_SLOT22_ID Position

MXC_F_ADC_CHSEL5_SLOT23_ID

#define MXC_F_ADC_CHSEL5_SLOT23_ID   ((uint32_t)(0x1FUL << MXC_F_ADC_CHSEL5_SLOT23_ID_POS))

CHSEL5_SLOT23_ID Mask

MXC_F_ADC_CHSEL5_SLOT23_ID_POS

#define MXC_F_ADC_CHSEL5_SLOT23_ID_POS   24

CHSEL5_SLOT23_ID Position